[發明專利]一種存算一體芯片以及提高存算一體芯片良率的方法

在審

• 申請號: 201910143141.1
• 申請日: 2019-02-26
• 公開（公告）號: CN111611112A
• 公開（公告）日: 2020-09-01
• 發明（設計）人: 王紹迪
• 申請（專利權）人: 北京知存科技有限公司
• 主分類號: G06F11/20
• 分類號: G06F11/20;G11C29/00
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種存算一體芯片，其特征在于，包括：用于接收輸入地址信號的地址信號緩沖模塊、連接所述地址信號緩沖模塊的地址重映射模塊、連接所述地址重映射模塊的行地址譯碼器和列地址譯碼器、以及連接所述行地址譯碼器和所述列地址譯碼器的閃存處理陣列，其中，

所述閃存處理陣列包括：閃存單元陣列以及冗余閃存單元陣列；

所述地址重映射模塊接收輸入地址信號，并在輸入地址信號中檢測到壞元地址時進行地址重映射，產生重映射之后的地址信號并輸至該行地址譯碼器和該列地址譯碼器，從而利用冗余閃存單元陣列的地址替換所述壞元地址。

2.根據權利要求1所述的存算一體芯片，其特征在于，所述地址重映射模塊包括：用于接收輸入地址的地址輸入端、連接所述地址輸入端的地址重映射電路、連接所述地址重映射電路的壞元地址查找表以及多路選擇器，其中，

所述多路選擇器的輸入端分別連接所述地址輸入端用于接收原輸入地址信號、所述地址重映射電路的地址信號輸出端用于接收重映射后的地址信號、以及所述地址重映射電路的重映射使能輸出端用于接收重映射使能信號。

3.根據權利要求1所述的存算一體芯片，其特征在于，還包括：控制器，所述控制器連接所述地址信號緩沖模塊、所述地址重映射模塊、所述行地址譯碼器和所述列地址譯碼器。

4.根據權利要求3所述的存算一體芯片，其特征在于，還包括：編程電路，連接控制器、閃存單元陣列以及冗余閃存單元陣列，用于在所述控制器的控制下調控閃存單元陣列中閃存單元以及冗余閃存單元陣列中冗余閃存單元的閾值電壓。

5.根據權利要求4所述的存算一體芯片，其特征在于，所述編程電路包括：電壓產生電路和電壓控制電路，所述電壓產生電路用于產生編程電壓或者擦除電壓，所述電壓控制電路用于將所述編程電壓加載至選定的可編程半導體器件的源極，或者，將擦除電壓加載至選定的可編程半導體器件的柵極或襯底，以調控可編程半導體器件的閾值電壓。

6.一種提高存算一體芯片良率的方法，其特征在于，應用于如權利要求1至5所述的存算一體芯片，所述存算一體芯片中包括壞元地址查找表，所述壞元地址查找表中預存有壞元地址和壞元個數，所述提高存算一體芯片良率的方法包括：

獲取輸入地址信號；

根據壞元地址查找表查找所述輸入地址中是否包括壞元地址；

若是，利用冗余閃存單元陣列中可用的地址替換所述輸入地址中的壞元地址，得到重映射之后的地址信號并輸出；

若否，直接輸出所述輸入地址信號。