[發明專利]一種存算一體芯片以及提高存算一體芯片良率的方法

在審

• 申請號: 201910143141.1
• 申請日: 2019-02-26
• 公開（公告）號: CN111611112A
• 公開（公告）日: 2020-09-01
• 發明（設計）人: 王紹迪
• 申請（專利權）人: 北京知存科技有限公司
• 主分類號: G06F11/20
• 分類號: G06F11/20;G11C29/00
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發明提供一種存算一體芯片以及提高存算一體芯片良率的方法，該存算一體芯片包括閃存處理陣列、地址重映射模塊及其連接的地址信號緩沖模塊、行地址譯碼器和列地址譯碼器；該閃存處理陣列包括：閃存單元陣列以及冗余閃存單元陣列；該地址重映射模塊接收輸入地址信號，并在輸入地址中檢測到壞元地址時進行地址重映射，產生重映射之后的地址信號并輸至該行地址譯碼器和該列地址譯碼器，從而利用冗余閃存單元陣列的地址替換該壞元地址，即：通過設置冗余閃存單元陣列，利用冗余閃存單元陣列的地址替換壞元地址，進而在實際工作時，用冗余閃存單元所在行和所在列替換壞元所在行和所在列，使存算一體芯片正常工作，提高芯片良率。

技術領域

本發明涉及半導體集成電路領域，尤其涉及一種存算一體芯片以及提高存算一體芯片良率的方法。

背景技術

閃存是一種非易失性存儲器，其通過調控閃存晶體管的閾值電壓來實現數據的存儲。根據閃存晶體管和陣列結構的不同，閃存主要分為NOR-型閃存和NAND-型閃存。NAND-型閃存的讀寫以頁和塊為單位，其容量大、成本低，廣泛應用于大規模獨立式存儲器；NOR-型閃存支持數據的隨機存取，與NAND-型閃存相比，密度較低、容量較小、成本較高，主要應用于嵌入式存儲器。

近年來，為了解決傳統馮諾依曼計算體系結構瓶頸，存內計算(Computing-In-Memory,CIM)芯片架構得到人們的廣泛關注，其基本思想是直接利用存儲器進行邏輯計算，從而減少存儲器與處理器之間的數據傳輸量以及傳輸距離，降低功耗的同時提高性能。

現有存算一體芯片一經定制，其電路結構即被固定下來。但是，在實際生產制造過程中，由于制造工藝的不完美性，可能會產生制造缺陷，即存算一體芯片中某個或某幾個閃存單元是壞元。但是，由于存算一體芯片在執行“模擬向量-矩陣乘法運算”時，需要整個陣列同時參與運算，因此，當存在壞元時，存算一體芯片將不能正常工作，影響芯片良率。

發明內容

有鑒于此，本發明提供了一種存算一體芯片以及提高存算一體芯片良率的方法，通過設置冗余閃存單元陣列，利用冗余閃存單元陣列的地址替換壞元地址，進而在實際工作時，用一冗余閃存單元所在行和所在列替換壞元所在行和所在列，使存算一體芯片正常工作，提高芯片良率。

為了實現上述目的，本發明采用如下技術方案：

第一方面，提供一種存算一體芯片，包括：用于接收輸入地址信號的地址信號緩沖模塊、連接所述地址信號緩沖模塊的地址重映射模塊、連接所述地址重映射模塊的行地址譯碼器和列地址譯碼器、以及連接所述行地址譯碼器和所述列地址譯碼器的閃存處理陣列，其中，

所述閃存處理陣列包括：閃存單元陣列以及冗余閃存單元陣列；

所述地址重映射模塊接收輸入地址信號，并在輸入地址信號中檢測到壞元地址時進行地址重映射，產生重映射之后的地址信號并輸至該行地址譯碼器和該列地址譯碼器，從而利用冗余閃存單元陣列的地址替換所述壞元地址。

進一步地，該地址重映射模塊包括：用于接收輸入地址的地址輸入端、連接所述地址輸入端的地址重映射電路、連接所述地址重映射電路的壞元地址查找表以及多路選擇器，其中，

所述多路選擇器的輸入端分別連接所述地址輸入端用于接收原輸入地址信號、所述地址重映射電路的地址信號輸出端用于接收重映射后的地址信號、以及所述地址重映射電路的重映射使能輸出端用于接收重映射使能信號。

進一步地，存算一體芯片還包括：控制器，該控制器連接所述地址信號緩沖模塊、所述地址重映射模塊、所述行地址譯碼器和所述列地址譯碼器。

進一步地，存算一體芯片還包括：編程電路，連接控制器、閃存單元陣列以及冗余閃存單元陣列，用于在該控制器的控制下調控閃存單元陣列中閃存單元以及冗余閃存單元陣列中冗余閃存單元的閾值電壓。