[發明專利]邊緣單元具有本地累加功能的人工智能模塊及系統芯片

在審

• 申請號: 201910104566.1
• 申請日: 2019-02-01
• 公開（公告）號: CN109919323A
• 公開（公告）日: 2019-06-21
• 發明（設計）人: 連榮椿;王海力;馬明
• 申請（專利權）人: 京微齊力(北京)科技有限公司
• 主分類號: G06N20/00
• 分類號: G06N20/00;G06N3/063
• 代理公司: 北京億騰知識產權代理事務所(普通合伙) 11309
• 代理人: 陳霽

一種邊緣PE具有本地累加功能的AI模塊及系統芯片。在實施例中，所述AI模塊包括：按第一維度和第二維度排列成二維陣列的多個處理單元，各處理單元能夠完成乘加運算；其中，處理單元包括使能輸入端，用于接收使能信號，并且根據使能信號暫停或啟動處理單元的操作；所述多個處理單元中位于二維陣列邊緣的處理單元在控制信號的作用下，能夠對乘積進行累加；二維陣列中的各處理單元共用同一個時鐘信號進行運算；其中第一維度和第二維度彼此垂直。本發明實施例允許末端單元中對歷次運算結果進行累加，由此，可以有效減少AI模塊的規模。

技術領域

本發明涉及集成電路技術領域，尤其涉及一種邊緣PE具有本地累加功能的AI模塊及系統芯片。

背景技術

近年來，人工智能迎來一波發展浪潮。人工智能是研究使計算機來模擬人的某些思維過程和智能行為(如學習、推理、思考、規劃等)的學科，主要包括計算機實現智能的原理、制造類似于人腦智能的計算機，使計算機能實現更高層次的應用。

隨著人工智能研究的深入和應用的廣泛推廣，有必要推出更符合需求的AI模塊。

此外，人工智能模塊由處理器通過總線來進行訪問控制，而總線是有一定的帶寬限制，這樣的架構難以適應人工智能AI模塊的大帶寬需求。

發明內容

根據第一方面，本發明實施例提供一種包括AI模塊的芯片電路，所述AI模塊包括：按第一維度和第二維度排列成二維陣列的多個處理單元，各處理單元能夠完成乘加運算；其中，處理單元包括使能輸入端，用于接收使能信號，并且根據使能信號暫停或啟動處理單元的操作；所述多個處理單元中位于二維陣列邊緣的處理單元在控制信號的作用下，能夠對乘積進行累加；二維陣列中的各處理單元共用同一個時鐘信號進行運算；其中第一維度和第二維度彼此垂直。

在一種實施方式下，處理單元包括系數存儲器，用于提供處理單元運算用系數數據；處理單元包括乘法器、加法器、第一寄存器和第二寄存器；在第一維度上的第一輸入數據端和第一數據輸出端；在第二維度上的第二數據輸入端和第二數據輸出端；第一數據自第一數據輸入端口輸入，乘法器將第一數據和系數數據相乘；第二數據自第二數據輸入端輸入，加法器將第二數據和乘積相加，相加之后的和值寄存在第一寄存器中；和值在時鐘控制下可以經第二數據輸出端輸出；第一數據還寄存在第二寄存器中，并且在時鐘控制下可以經第二輸出端輸出。

在一種實施方式下，所述位于二維陣列邊緣的處理單元包括系數存儲器，用于提供處理單元運算用系數數據；處理單元包括乘法器、加法器、第一寄存器、第二寄存器和復用器；在第一維度上的第一輸入數據端和第一數據輸出端；在第二維度上的第二數據輸入端和第二數據輸出端；第一數據自第一數據輸入端口輸入，乘法器將第一數據和系數數據相乘；第二數據自第二數據輸入端輸入，復用器從來自第二數據輸入端的第二數據和第一寄存器的輸出數據中選擇一個數據輸出；加法器將復用器的輸出數據和乘積相加，相加之后的和值寄存在第一寄存器中；和值在時鐘控制下可以經第二數據輸出端輸出；第一數據還寄存在第二寄存器中，并且在時鐘控制下可以經第二輸出端輸出。

根據第二方面，本發明實施例提供一種系統芯片，包括：如第一方面所述的芯片電路；FPGA模塊，與所述AI模塊耦合，以便自AI模塊發送數據或者接收數據。

在第二方面的一種實施方式下，AI模塊包括第一處理單元、第二處理單元和第三處理單元；其中第一處理單元和第二處理單元沿第一維度相鄰排列，第一處理單元的第二輸出端耦合到第二處理單元的第一輸入端；第一處理單元和第三處理單元沿第二維度相鄰排列，第一處理單元的第一輸出端耦合到第三處理單元的第二輸入端。

在第二方面的另一種實施方式下，AI模塊嵌入FPGA模塊中以便復用FPGA模塊的繞線架構，以便自AI模塊發送數據或者接收數據，皆經由所述的復用的FPGA的繞線架構。

由于允許末端單元中對歷次運算結果進行累加，由此，可以有效減少AI模塊的規模。

附圖說明