[發明專利]邊緣單元具有本地累加功能的人工智能模塊及系統芯片

在審

• 申請號: 201910104566.1
• 申請日: 2019-02-01
• 公開（公告）號: CN109919323A
• 公開（公告）日: 2019-06-21
• 發明（設計）人: 連榮椿;王海力;馬明
• 申請（專利權）人: 京微齊力(北京)科技有限公司
• 主分類號: G06N20/00
• 分類號: G06N20/00;G06N3/063
• 代理公司: 北京億騰知識產權代理事務所(普通合伙) 11309
• 代理人: 陳霽

1.一種包括人工智能AI模塊的芯片電路，所述AI模塊包括：按第一維度和第二維度排列成二維陣列的多個處理單元(PE)，各處理單元能夠完成乘加運算；其中，處理單元包括使能輸入端，用于接收使能信號，并且根據使能信號暫停或啟動處理單元的操作；所述多個處理單元中位于二維陣列邊緣的處理單元在控制信號的作用下，能夠對乘積進行累加；二維陣列中的各處理單元共用同一個時鐘信號進行運算；其中第一維度和第二維度彼此垂直。

2.根據權利要求1所述的芯片電路，其特征在于，處理單元包括系數存儲器，用于提供處理單元運算用系數數據；處理單元包括乘法器(MUL)、加法器(ADD)、第一寄存器(REG1)和第二寄存器(REG2)；在第一維度上的第一輸入數據端(DI)和第一數據輸出端(DO)；在第二維度上的第二數據輸入端(PI)和第二數據輸出端(PO)；第一數據自第一數據輸入端口輸入，乘法器將第一數據和系數數據(W)相乘；第二數據自第二數據輸入端輸入，加法器將第二數據和乘積相加，相加之后的和值寄存在第一寄存器(REG1)中；和值在時鐘控制下可以經第二數據輸出端輸出；第一數據還寄存在第二寄存器中，并且在時鐘控制下可以經第一輸出端輸出。

3.根據權利要求2所述的芯片電路，其特征在于，所述位于二維陣列邊緣的處理單元包括系數存儲器，用于提供處理單元運算用系數數據；處理單元包括乘法器(MUL)、加法器(ADD)、第一寄存器(REG1)、第二寄存器(REG2)和復用器(MUX)；在第一維度上的第一輸入數據端(DI)和第一數據輸出端(DO)；在第二維度上的第二數據輸入端(PI)和第二數據輸出端(PO)；第一數據自第一數據輸入端口輸入，乘法器將第一數據和系數數據(W)相乘；第二數據自第二數據輸入端輸入，復用器從來自第二數據輸入端的第二數據和第一寄存器的輸出數據中選擇一個數據輸出；加法器將復用器的輸出數據和乘積相加，相加之后的和值寄存在第一寄存器(REG1)中；和值在時鐘控制下可以經第二數據輸出端輸出；第一數據還寄存在第二寄存器中，并且在時鐘控制下可以經第一輸出端輸出。

4.一種系統芯片，包括：如權利要求1-3之一所述的芯片電路；FPGA模塊，與所述AI模塊耦合，以便自AI模塊發送數據或者接收數據。

5.根據權利要求4所述的系統芯片，其特征在于，AI模塊包括第一處理單元、第二處理單元和第三處理單元；其中第一處理單元和第二處理單元沿第一維度相鄰排列，第一處理單元的第一輸出端耦合到第二處理單元的第一輸入端；第一處理單元和第三處理單元沿第二維度相鄰排列，第一處理單元的第二輸出端耦合到第三處理單元的第二輸入端。

6.如權利要求4所述的系統芯片，其特征在于，AI模塊嵌入FPGA模塊中以便復用FPGA模塊的繞線架構，以便自AI模塊發送數據或者接收數據，皆經由所述的復用的FPGA的繞線架構。