[發(fā)明專利]深度學習神經(jīng)網(wǎng)絡的數(shù)據(jù)搬運電路和方法

有效

• 申請?zhí)枺?/td>: 201910095273.1
• 申請日: 2019-01-31
• 公開（公告）號: CN109858622B
• 公開（公告）日: 2021-03-02
• 發(fā)明（設計）人: 廖裕民;強書連
• 申請（專利權）人: 瑞芯微電子股份有限公司
• 主分類號: G06N3/063
• 分類號: G06N3/063
• 代理公司: 福州市景弘專利代理事務所(普通合伙) 35219
• 代理人: 徐劍兵;林祥翔

本發(fā)明公開深度學習神經(jīng)網(wǎng)絡的數(shù)據(jù)搬運電路和方法，其中數(shù)據(jù)搬運電路包括讀取控制單元、卷積核緩存單元、第一特征數(shù)據(jù)緩存單元、第二特征數(shù)據(jù)緩存單元、數(shù)據(jù)重組織單元、并行乘加陣列單元，所述讀取控制單元與卷積核緩存單元、第一特征數(shù)據(jù)緩存單元、第二特征數(shù)據(jù)緩存單元連接，所述積核緩存單元與并行乘加陣列單元連接，所述第一特征數(shù)據(jù)緩存單元、第二特征數(shù)據(jù)緩存單元與數(shù)據(jù)重組織單元連接，所述數(shù)據(jù)重組織單元與并行乘加陣列單元連接；區(qū)別于現(xiàn)有技術，上述技術方案針對神經(jīng)網(wǎng)絡的運算規(guī)律實現(xiàn)有針對性的數(shù)據(jù)搬運電路,根據(jù)神經(jīng)網(wǎng)絡的運算進行針對性的數(shù)據(jù)存儲，從而達到在有限帶寬條件下能提高數(shù)據(jù)傳輸效率和神經(jīng)網(wǎng)絡運算效率。

技術領域

本發(fā)明涉及數(shù)據(jù)搬運領域，尤其涉及深度學習神經(jīng)網(wǎng)絡的數(shù)據(jù)搬運電路和方法。

背景技術

隨著人工智能技術的快速發(fā)展,深度學習神經(jīng)網(wǎng)絡的加速芯片的應用也在快速普及。但是由于深度學習的結構決定了其需要極大的數(shù)據(jù)吞吐量,對芯片的帶寬和數(shù)據(jù)傳輸效率提出了極大的要求,以至于目前深度學習芯片的帶寬限制常常成為其性能的瓶頸。而現(xiàn)有的數(shù)據(jù)一般都是存儲在DDR內存中，DDR內存在進行換行數(shù)據(jù)讀取的時候，需要關閉和激活的時間，這樣會造成DDR訪問效率嚴重下降。以及，當前技術中還是傳統(tǒng)的整塊數(shù)據(jù)搬運,而并沒有針對神經(jīng)網(wǎng)絡的運算規(guī)律實現(xiàn)有針對性的數(shù)據(jù)搬運策略,造成現(xiàn)有數(shù)據(jù)搬運效率低下的問題。

發(fā)明內容

為此，需要提供深度學習神經(jīng)網(wǎng)絡的數(shù)據(jù)搬運電路和方法，解決現(xiàn)有基于神經(jīng)網(wǎng)絡的數(shù)據(jù)傳輸效率和神經(jīng)網(wǎng)絡運算效率的低下的問題。

為實現(xiàn)上述目的，發(fā)明人提供了深度學習神經(jīng)網(wǎng)絡的數(shù)據(jù)搬運電路，包括讀取控制單元、卷積核緩存單元、第一特征數(shù)據(jù)緩存單元、第二特征數(shù)據(jù)緩存單元、數(shù)據(jù)重組織單元、并行乘加陣列單元，所述讀取控制單元與卷積核緩存單元、第一特征數(shù)據(jù)緩存單元、第二特征數(shù)據(jù)緩存單元連接，所述積核緩存單元與并行乘加陣列單元連接，所述第一特征數(shù)據(jù)緩存單元、第二特征數(shù)據(jù)緩存單元與數(shù)據(jù)重組織單元連接，所述數(shù)據(jù)重組織單元與并行乘加陣列單元連接；

讀取控制單元用于從內存中讀取神經(jīng)網(wǎng)絡的特征數(shù)據(jù)和卷積核數(shù)據(jù),并將卷積核數(shù)據(jù)存儲到卷積核緩存單元,以及將特征數(shù)據(jù)按照每一行存儲一個特征點的連續(xù)通道數(shù)據(jù)到第一特征數(shù)據(jù)緩存單元和第二特征數(shù)據(jù)緩存單元；

卷積核緩存單元用于存儲卷積核數(shù)據(jù)；

數(shù)據(jù)重組織單元用于從第一特征數(shù)據(jù)緩存單元和第二特征數(shù)據(jù)緩存單元讀取數(shù)據(jù)并重組織為并行數(shù)據(jù)送往并行乘加陣列單元；

并行乘加陣列單元用于對從數(shù)據(jù)重組織單元輸入的并行特征數(shù)據(jù)和卷積核緩存單元發(fā)送的卷積核數(shù)據(jù)進行卷積乘加運算并輸出運算結果。

進一步地，還包括第三特征數(shù)據(jù)緩存單元、第四特征數(shù)據(jù)緩存單元，所述讀取控制單元與第三特征數(shù)據(jù)緩存單元、第四特征數(shù)據(jù)緩存單元連接，所述第三特征數(shù)據(jù)緩存單元、第四特征數(shù)據(jù)緩存單元與數(shù)據(jù)重組織單元連接；

讀取控制單元用于在第一特征數(shù)據(jù)緩存單元和第二特征數(shù)據(jù)緩存單元存滿后將特征數(shù)據(jù)按照每一行存儲一個特征點的連續(xù)通道數(shù)據(jù)到第三特征數(shù)據(jù)緩存單元和第四特征數(shù)據(jù)緩存單元；

數(shù)據(jù)重組織單元用于從第三特征數(shù)據(jù)緩存單元和第四特征數(shù)據(jù)緩存單元讀取數(shù)據(jù)并重組織為并行數(shù)據(jù)送往并行乘加陣列單元。

進一步地，讀取控制單元用于在第一特征數(shù)據(jù)緩存單元和第二特征數(shù)據(jù)緩存單元寫入完成后輸出數(shù)據(jù)有效信號給數(shù)據(jù)重組織單元，數(shù)據(jù)重組織單元用于在接收到數(shù)據(jù)有效信號后從第一特征數(shù)據(jù)緩存單元和第二特征數(shù)據(jù)緩存單元讀取數(shù)據(jù)。

進一步地，還包括激活運算單元，激活運算單元與并行乘加陣列單元連接，激活運算單元用于獲取卷積乘加運算的結果并進行激活運算,以及輸出激活運算結果。

進一步地，還包括池化運算單元，池化運算單元與激活運算單連接，池化運算單元用于獲取激活運算結果并進行池化運算,以及輸出池化運算結果到內存中。