[發明專利]深度學習神經網絡的數據搬運電路和方法

有效

• 申請號: 201910095273.1
• 申請日: 2019-01-31
• 公開（公告）號: CN109858622B
• 公開（公告）日: 2021-03-02
• 發明（設計）人: 廖裕民;強書連
• 申請（專利權）人: 瑞芯微電子股份有限公司
• 主分類號: G06N3/063
• 分類號: G06N3/063
• 代理公司: 福州市景弘專利代理事務所(普通合伙) 35219
• 代理人: 徐劍兵;林祥翔

1.深度學習神經網絡的數據搬運電路，其特征在于，包括讀取控制單元、卷積核緩存單元、第一特征數據緩存單元、第二特征數據緩存單元、數據重組織單元、并行乘加陣列單元，所述讀取控制單元與卷積核緩存單元、第一特征數據緩存單元、第二特征數據緩存單元連接，所述卷 積核緩存單元與并行乘加陣列單元連接，所述第一特征數據緩存單元、第二特征數據緩存單元與數據重組織單元連接，所述數據重組織單元與并行乘加陣列單元連接；

讀取控制單元用于從內存中讀取神經網絡的特征數據和卷積核數據,并將卷積核數據存儲到卷積核緩存單元,以及將特征數據按照每一行存儲一個特征點的連續通道數據到第一特征數據緩存單元和第二特征數據緩存單元；每一行指的是特征數據緩存單元中的一行，連續通道數據即每個特征數據緩存單元中的通道數據的順序是連續的，第一特征數據緩存單元中存儲前面連續的一半通道的特征數據，第二特征數據緩存單元中存儲后面連續的一半通道的特征數據；

卷積核緩存單元用于存儲卷積核數據；

數據重組織單元用于從第一特征數據緩存單元和第二特征數據緩存單元讀取數據并重組織為并行數據送往并行乘加陣列單元；

并行乘加陣列單元用于對從數據重組織單元輸入的并行特征數據和卷積核緩存單元發送的卷積核數據進行卷積乘加運算并輸出運算結果。

2.根據權利要求1所述的深度學習神經網絡的數據搬運電路，其特征在于：還包括第三特征數據緩存單元、第四特征數據緩存單元，所述讀取控制單元與第三特征數據緩存單元、第四特征數據緩存單元連接，所述第三特征數據緩存單元、第四特征數據緩存單元與數據重組織單元連接；

讀取控制單元用于在第一特征數據緩存單元和第二特征數據緩存單元存滿后將特征數據按照每一行存儲一個特征點的連續通道數據到第三特征數據緩存單元和第四特征數據緩存單元；

數據重組織單元用于從第三特征數據緩存單元和第四特征數據緩存單元讀取數據并重組織為并行數據送往并行乘加陣列單元。

3.根據權利要求1所述的深度學習神經網絡的數據搬運電路，其特征在于：讀取控制單元用于在第一特征數據緩存單元和第二特征數據緩存單元寫入完成后輸出數據有效信號給數據重組織單元，數據重組織單元用于在接收到數據有效信號后從第一特征數據緩存單元和第二特征數據緩存單元讀取數據。

4.根據權利要求1所述的深度學習神經網絡的數據搬運電路，其特征在于：還包括激活運算單元，激活運算單元與并行乘加陣列單元連接，激活運算單元用于獲取卷積乘加運算的結果并進行激活運算,以及輸出激活運算結果。

5.根據權利要求4所述的深度學習神經網絡的數據搬運電路，其特征在于：還包括池化運算單元，池化運算單元與激活運算單連接，池化運算單元用于獲取激活運算結果并進行池化運算,以及輸出池化運算結果到內存中。

6.深度學習神經網絡的數據搬運方法，應用于數據搬運電路，其特征在于，數據搬運電路包括讀取控制單元、卷積核緩存單元、第一特征數據緩存單元、第二特征數據緩存單元、數據重組織單元、并行乘加陣列單元，所述方法包括如下步驟：

讀取控制單元從內存中讀取神經網絡的特征數據和卷積核數據,并將卷積核數據存儲到卷積核緩存單元,以及將特征數據按照每一行存儲一個特征點的連續通道數據到第一特征數據緩存單元和第二特征數據緩存單元；每一行指的是特征數據緩存單元中的一行，連續通道數據即每個特征數據緩存單元中的通道數據的順序是連續的，第一特征數據緩存單元中存儲前面連續的一半通道的特征數據，第二特征數據緩存單元中存儲后面連續的一半通道的特征數據；

數據重組織單元從第一特征數據緩存單元和第二特征數據緩存單元讀取數據并重組織為并行數據送往并行乘加陣列單元；

并行乘加陣列單元用于對從數據重組織單元輸入的并行特征數據和卷積核緩存單元發送的卷積核數據進行卷積乘加運算并輸出運算結果。