[發明專利]半導體結構及其制造方法

在審

• 申請號: 201910093348.2
• 申請日: 2019-01-30
• 公開（公告）號: CN111508841A
• 公開（公告）日: 2020-08-07
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/28;H01L29/423;H01L29/78;H01L27/108
• 代理公司: 上海光華專利事務所(普通合伙) 31219
• 代理人: 余明偉

本發明提供了一種半導體結構及其制造方法，所述制造方法包括如下步驟：提供一表面形成有源區的半導體襯底；在半導體襯底上形成溝槽且溝槽的相對側邊分別形成連接溝槽的源/漏；在溝槽中形成柵極，柵極與溝槽之間還形成有柵介質層；部分去除柵極與源/漏重疊區域之間的柵介質層；在柵極的上方沉積隔離層，以于柵極與源/漏重疊區域之間形成密閉的空隙層。本發明通過在晶體管的柵漏交疊區引入空隙層取代柵介質層，減小了柵漏電壓，有效地抑制了柵致漏極漏電流，從而提高了器件可靠性并減少了器件功耗，使DRAM器件的數據保存及讀寫性能得到了提升。

技術領域

本發明涉及半導體集成電路制造領域，特別是涉及一種半導體結構及其制造方法。

背景技術

DRAM(Dynamic Random Access Memory)，即動態隨機存取存儲器，是一種廣泛應用的存儲器件。隨著對DRAM儲存容量的要求不斷提高，晶圓單位面積上的器件密度隨之增加，設計特征尺寸隨之減小。為了確保DRAM器件不斷做小時，儲存單元的數據保存時間以及刷新特性仍能達到設計要求，在DRAM器件的設計中，字線結構的開發與優化是其中的重要環節。

目前，在現有的DRAM字線結構中，在柵漏交疊區的柵極(gate)金屬層和漏極(drain)摻雜區之間有柵氧化層進行隔離。當柵漏交疊區的柵漏電壓較大時，交疊區界面附近硅襯底中的電子在價帶和導帶之間發生帶間隧穿(band-to-band tunneling)，進而形成漏電流，即柵致漏極漏電流(GIDL,gate-induced drain leakage)。柵致漏極漏電流會隨著器件尺寸減小、柵氧化層減薄而愈加顯著。柵致漏極漏電流過大會降低器件可靠性并增加器件功耗，對DRAM器件的數據保存及讀寫造成不良影響。

因此，有必要提出一種新的半導體結構及其制造方法，解決上述問題。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種半導體結構及其制造方法，用于解決現有技術中因柵致漏極漏電流過大而影響半導體器件可靠性和功耗的問題。

為實現上述目的及其它相關目的，本發明提供了一種半導體結構的制造方法，其特征在于，包括如下步驟：

提供一半導體襯底，所述半導體襯底的表面形成有源區；

在所述有源區上設置溝槽，所述溝槽的相對側邊分別形成有源/漏，所述源/漏連接到所述溝槽；

在所述溝槽中形成柵極，所述柵極與所述溝槽之間還形成有柵介質層；

部分去除所述柵極與所述源/漏重疊區域之間的所述柵介質層；

在所述柵極的上方沉積隔離層，以于所述柵極與所述源/漏重疊區域之間形成密閉的空隙層。

作為本發明的一種可選方案，所述空隙層的底部至少不低于所述源/漏的底部。

作為本發明的一種可選方案，所述柵極的頂部高于所述源/漏的底部且低于所述溝槽的頂部。

作為本發明的一種可選方案，所述空隙層的頂部至少不高于所述柵極的頂部。

作為本發明的一種可選方案，所述隔離層的頂部與所述溝槽的頂部齊平；所述隔離層的底部與所述柵極的頂部齊平。

作為本發明的一種可選方案，所述半導體襯底包含P型半導體襯底，所述源/漏包含N型摻雜源/漏。

本發明還提供了一種半導體結構，包括：

半導體襯底，所述半導體襯底的表面形成有有源區；

溝槽，位于所述有源區上，所述溝槽的相對側邊分別形成有源/漏，所述源/漏連接到所述溝槽；

柵極，位于所述溝槽中；