[發(fā)明專利]半導(dǎo)體裝置與制作半導(dǎo)體裝置的方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201910085467.3
• 申請(qǐng)日: 2019-01-29
• 公開（公告）號(hào): CN110534420B
• 公開（公告）日: 2022-05-24
• 發(fā)明（設(shè)計(jì)）人: 洪政雄;汪柏澍
• 申請(qǐng)（專利權(quán)）人: 臺(tái)灣積體電路制造股份有限公司
• 主分類號(hào): H01L21/28
• 分類號(hào): H01L21/28;H01L29/423;H01L23/58;H01L27/02
• 代理公司: 隆天知識(shí)產(chǎn)權(quán)代理有限公司 72003
• 代理人: 黃艷

披露的是半導(dǎo)體裝置與制作半導(dǎo)體裝置、即制作具有控制芯片內(nèi)變異的半導(dǎo)體裝置的方法。在一實(shí)施例中，制作半導(dǎo)體裝置的方法包括：沉積第一介電層于半導(dǎo)體基板芯片上；圖案化第一介電層上的導(dǎo)電層，以產(chǎn)生至少一裝置區(qū)與至少一虛置圖案區(qū)，其中至少一裝置區(qū)包括多個(gè)第一導(dǎo)電圖案，且至少一虛置圖案區(qū)包括多個(gè)第二導(dǎo)電圖案，以控制芯片內(nèi)變異。

技術(shù)領(lǐng)域

本發(fā)明實(shí)施例涉及制半導(dǎo)體裝置的芯片內(nèi)變異。

背景技術(shù)

芯片內(nèi)變異導(dǎo)致相同晶片上的結(jié)構(gòu)的間損失匹配特性。控制芯片內(nèi)變異為集成電路工藝成功的重要因素。一般而言，芯片內(nèi)變異的主要來(lái)源可與晶圓級(jí)位置相關(guān)。舉例來(lái)說(shuō)，晶圓級(jí)變異會(huì)造成晶片的空間范圍內(nèi)反映的趨勢(shì)，比如自晶圓中心向外的厚度呈同心圓圖案。晶例內(nèi)變異的另一主要來(lái)源與芯片圖案相關(guān)。舉例來(lái)說(shuō)，光刻工藝如光掩模中的變異、曝光系統(tǒng)的透鏡扭曲、蝕刻系統(tǒng)的負(fù)載不一致、或類似狀況可能導(dǎo)致芯片內(nèi)變異。另一方面，沉積系統(tǒng)及/或化學(xué)機(jī)械平坦化工藝中的不一致會(huì)造成膜厚變異，也有助于芯片內(nèi)變異。相同晶片上裝置的物理尺寸變異，會(huì)造成相同晶片上裝置中效能(如漏電流、臨界電壓、電阻、與延遲)的變異。

特別的是，芯片內(nèi)變異造成導(dǎo)電圖案(如多晶硅柵極)中的電阻變異，可能導(dǎo)致柵極上的供應(yīng)電壓不同、影響加熱引起的溫度輪廓、并增加時(shí)間不準(zhǔn)確(如不準(zhǔn)確的延遲)。因此需最小化導(dǎo)電圖案的電阻變異。除了有助于此效應(yīng)的前述工藝變異的外，廣泛用于退火材料的短時(shí)間工藝(如快速熱退火)具有高斜率與短時(shí)間的特性，其也有助于電阻變異。由于在給定時(shí)間內(nèi)達(dá)到熱平衡的長(zhǎng)度等級(jí)是熱導(dǎo)率與材料比熱的函數(shù)，因此裝置結(jié)構(gòu)和布局圖案設(shè)計(jì)大幅影響局部熱平衡。舉例來(lái)說(shuō)，相同晶片上摻雜的多晶硅圖案的電阻變異與圖案密度(如每一單位面積的多晶硅圖案面積)相關(guān)，其主要來(lái)自于快速熱退火燈的光譜反射率差異。盡管長(zhǎng)期以來(lái)需要控制快速熱退火引發(fā)的芯片內(nèi)電阻變異，但無(wú)合適方法符合此需求。

發(fā)明內(nèi)容

本發(fā)明一實(shí)施例提供一種制作半導(dǎo)體裝置的方法，其包括：沉積第一介電層于半導(dǎo)體基板芯片上；圖案化第一介電層上的導(dǎo)電層，以產(chǎn)生至少一裝置區(qū)與至少一虛置圖案區(qū)，其中至少一裝置區(qū)包括多個(gè)第一導(dǎo)電圖案，且至少一虛置圖案區(qū)包括多個(gè)第二導(dǎo)電圖案，以控制芯片內(nèi)變異。

本發(fā)明一實(shí)施例提供一種半導(dǎo)體裝置，其包括：至少一裝置區(qū)；以及至少一虛置圖案區(qū)，其中至少一裝置區(qū)與至少一虛置圖案區(qū)系圖案化于半導(dǎo)體基板芯片上的第一介電層上，其中至少一裝置區(qū)包括多個(gè)第一導(dǎo)電圖案，且至少一虛置圖案區(qū)包括多個(gè)第二導(dǎo)電圖案，以控制芯片內(nèi)變異。

本發(fā)明一實(shí)施例提供的制作半導(dǎo)體裝置的方法，包括：形成至少一導(dǎo)電結(jié)構(gòu)于半導(dǎo)體基板芯片上；沉積第一介電層于半導(dǎo)體基板芯片上；沉積導(dǎo)電層于第一介電層上；圖案化第一介電層上的導(dǎo)電層，以產(chǎn)生至少一裝置區(qū)與至少一虛置圖案區(qū)，其中至少一裝置區(qū)包括多個(gè)第一導(dǎo)電圖案，且至少一虛置圖案區(qū)包括多個(gè)第二導(dǎo)電圖案，以控制芯片內(nèi)變異；以及退火具有第一導(dǎo)電圖案于至少一裝置區(qū)中以及第二導(dǎo)電圖案于至少一虛置圖案區(qū)中的半導(dǎo)體基板芯片。

附圖說(shuō)明

圖1是本發(fā)明一些實(shí)施例中，具有芯片內(nèi)變異控制的半導(dǎo)體裝置的形成方法的流程圖。

圖2A至圖2J是本發(fā)明一些實(shí)施例中，基板上具有芯片內(nèi)變異控制的半導(dǎo)體裝置的剖視圖。

圖3A是本發(fā)明一些實(shí)施例中，具有16個(gè)虛置圖案于裝置區(qū)下側(cè)的虛置圖案區(qū)中的半導(dǎo)體裝置的例示性俯視圖，以及裝置區(qū)中多晶硅裝置圖案沿著中心線A-A’與B-B’的位置相關(guān)電阻變異圖。

圖3B是本發(fā)明一些實(shí)施例中，具有54個(gè)虛置圖案于裝置區(qū)右下側(cè)的虛置圖案區(qū)中的半導(dǎo)體裝置的例示性俯視圖，以及裝置區(qū)中多晶硅裝置圖案沿著中心線A-A’與B-B’的位置相關(guān)電阻變異圖。

圖3C是本發(fā)明一些實(shí)施例中，具有114個(gè)虛置圖案于裝置區(qū)周圍的虛置圖案區(qū)中的半導(dǎo)體裝置的例示性俯視圖，以及裝置區(qū)中多晶硅裝置圖案沿著中心線A-A’與B-B’的位置相關(guān)電阻變異圖。

附圖標(biāo)記說(shuō)明：