[發明專利]驅動器和數據傳輸方法

有效

• 申請號: 201910060479.0
• 申請日: 2019-01-22
• 公開（公告）號: CN109857692B
• 公開（公告）日: 2023-06-02
• 發明（設計）人: 李永耀;羅飛;李建康;朱江;曾杰平
• 申請（專利權）人: 華為技術有限公司
• 主分類號: G06F13/40
• 分類號: G06F13/40
• 代理公司: 北京龍雙利達知識產權代理有限公司 11329
• 代理人: 王君;肖鸝

本申請提供了一種驅動器和數據傳輸方法，能夠實現低延時傳輸。該驅動器包括：CDR電路、彈性緩沖器、接收電路和發送電路。CDR電路用于從接收信號中恢復出接收時鐘；接收電路用于使用接收時鐘從接收信號中恢復出發送數據；彈性緩沖器用于使用接收時鐘移入數據，以及使用接收時鐘移出數據；發送電路用于使用接收時鐘發送從彈性緩沖器移出的發送數據。

技術領域

本申請涉及通信領域，并且更具體地，涉及一種驅動器和數據傳輸方法。

背景技術

外圍組件快速互連(peripheral?component?interconnect?express，PCIe)總線是計算機系統中處理器連接外圍設備的高速總線。由于PCIe總線的獨立參考時鐘開擴頻(separate?reference?clocks?with?independent?spread?spectrum，SRIS)不需要大量的隨路時鐘信號，可以降低設計難度，節約成本，同時可以降低電磁輻射的影響，因此PCIeSRIS場景應用越來越廣泛。同時隨著PCIe信號速率提升以及PCIe總線應用的越來越廣泛，兩個PCIe設備之間使用帶有時序恢復功能的驅動器(Retimer)的情況越來越多。而Retimer在SRIS應用時，因需要通過增加或刪除SKP序列來補償發送端和接收端頻率差，從而會帶來一定的延時。

在SRIS場景，每增加一級Retimer都會增加延時，這會導致系統性能的損失，在某些應用場景這種影響無法接受，比如PCIe的內存應用場景。因此如何降低Retimer?SRIS應用場景的延時，是一個需要解決的問題。

發明內容

本申請提供一種驅動器和數據傳輸方法，能夠消除由于在彈性緩沖器中增加或者刪除SKP序列而引入的額外延時問題，實現低延時傳輸。

第一方面，提供了一種驅動器，其特征在于，包括：時鐘數據恢復(clock?and?datarecovery，CDR)電路、彈性緩沖器(elastic?buffer)、接收電路和發送電路。CDR電路用于從接收信號中恢復出接收時鐘；接收電路用于使用接收時鐘從接收信號中恢復出發送數據；彈性緩沖器用于使用接收時鐘移入發送數據，以及使用接收時鐘移出發送數據；發送電路用于使用接收時鐘發送從彈性緩沖器移出的發送數據。

本領域技術人員可以理解，彈性緩沖器用于使用接收時鐘移入該發送數據，以及使用接收時鐘移出該發送數據具體是指，彈性緩沖器移入發送數據時所使用的時鐘以及彈性緩沖器430移出發送數據時所使用的時鐘，即彈性緩沖器的讀時鐘和寫時鐘，是基于該接收時鐘得到的。具體地，彈性緩沖器的讀時鐘和寫時鐘等于該接收時鐘除以接收電路420輸出的一個符號所包含的比特(bit)個數。例如，接收電路420輸出的一個符號所包含的比特個數為8時，彈性緩沖器430的讀時鐘和寫時鐘的頻率等于該接收時鐘的頻率除以8所得到的值。

可選地，接收電路可以包括接收均衡電路、采樣電路、串并轉換電路和解擾/解碼電路。

接收均衡電路可以包括連續時間線性均衡(continuous?time?linearequalization，CTLE)/判決反饋均衡(decision?feedback?equalization，DFE)電路。串并轉換電路可以對采樣電路輸出的串行數據進行串并轉換，得到并行數據。該并行數據可以輸入至解擾/解碼電路，由解擾/解碼電路進行解擾/解碼后，輸出解擾/解碼后的并行數據。該解擾/解碼后的并行數據可以輸入彈性緩沖器中。串并轉換電路可以是任何可以實現將串行數據轉換為并行數據的電路，如解串器(Deserializer)，但本申請實施例對此不作限定。

可選地，該發送電路可以包括擾碼/編碼電路、并串轉換電路和發送均衡電路。擾碼/編碼電路可以對彈性緩沖器的輸出進行加擾/編碼，以輸出符合協議或者編碼結構的數據。并串轉換電路可以使用接收時鐘將擾碼/編碼電路輸出的并行數據轉換為串行數據。并串轉換電路例如可以是串行器(Serializer)，但本申請實施例對此不作限定。發送均衡電路可以包括前向反饋均衡(feed?forward?equalization，FFE)電路。