[發明專利]記憶體電路

有效

• 申請號: 201910048257.7
• 申請日: 2016-02-26
• 公開（公告）號: CN109859787B
• 公開（公告）日: 2023-04-25
• 發明（設計）人: 吳孝哲
• 申請（專利權）人: 北京時代全芯存儲技術股份有限公司
• 主分類號: G11C13/00
• 分類號: G11C13/00;G11C11/56;H10N70/20;H10B63/00;H10B63/10
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一種記憶體電路于此揭露。記憶體電路包含晶體管開關、覆蓋晶體管開關的上方及周圍的絕緣結構、多個設置于絕緣結構上方且呈垂直堆疊的記憶單元層、以及金屬層結構。晶體管開關包含柵極結構，源極及漏極。每一記憶單元層包含與晶體管開關的源極之間以源極接觸孔電性連接的導電底板、位于導電底板上的多個二極管結構、分別位于二極管結構上的多個記憶單元、以及分別位于記憶單元上，與導電底板大致成垂直排列的多個導電層。金屬層結構與晶體管開關的漏極之間以漏極接觸孔電性連接。如此一來，透過一個控制開關便可控制多個記憶單元層中的多個記憶單元，提高單位面積中的記憶容量，并簡化三維記憶體電路的制程步驟，降低制程成本。

本申請是申請日為2016年02月26日、申請號為201610107337.1、發明名稱為“記憶體結構與記憶體電路”的專利申請的分案申請。

技術領域

本發明是關于一種記憶體電路，且特別是關于一種三維記憶體電路。

背景技術

近來，隨著現有的記憶體技術面臨到尺度上的物理極限，發展新的記憶體技術成為目前相關領域重要的研發課題。

由于現有的二維記憶體陣列中，常用的基本結構是以一個晶體管搭配一個記憶單元進行控制，為了降低成本并提高單位面積上記憶體陣列的記憶容量，如何架構三維記憶體(3D?memory)陣列，并以一個晶體管搭配多個記憶單元進行控制，實為當前相關領域極需改進的目標。

發明內容

為解決以上問題，本發明的一技術方案為一種記憶體結構。記憶體結構包含：一晶體管開關，其包含一柵極結構，一源極及一漏極；一絕緣結構，覆蓋該晶體管開關的上方及周圍；多個記憶單元層，所述記憶單元層設置于該絕緣結構上方且呈垂直堆疊，其中每一記憶單元層包含：一導電底板，與該晶體管開關的該源極之間以一源極接觸孔電性連接；多個二極管結構，位于該導電底板上；多個記憶單元，分別位于所述二極管結構上；以及多個導電層，與該導電底板大致成垂直排列，分別位于所述記憶單元上；以及一金屬層結構，與該晶體管開關的該漏極之間以一漏極接觸孔電性連接。

在本發明的部分實施例中，該金屬層結構，位于所述記憶單元層上方。

在本發明的部分實施例中，該金屬層結構，設置于所述記憶單元層下方與該絕緣結構中。

在本發明的部分實施例中，該金屬層結構包含:一第一金屬層，俯視呈長方形狀，該第一金屬層的一第一端與該漏極接觸孔連接；一第二金屬層，俯視呈長條狀且與該第一金屬層大致垂直，該第二金屬層設置于該第一金屬層上，且與該第一金屬層的一第二端連接。

在本發明的部分實施例中，該晶體管開關包含一場效晶體管或一鰭狀場效晶體管。

在本發明的部分實施例中，該柵極結構包含：一柵極介電層；一柵極電極，位于該柵極介電層上；以及一隔離層，位于該柵極電極的上方，該隔離層包覆該柵極電極。

在本發明的部分實施例中，所述記憶體單元包含一相變化記憶體或一電阻式記憶體；所述二極管結構分別包含：一N型半導體層，位于該底板上；一P型半導體層，位于該N型半導體層上，與相應的記憶單元層接觸。

本發明的另一種技術方案為一種記憶體電路，包含：一控制開關，包含：一柵極端，耦接于一相應的字符線；一漏極端，耦接于一相應的位線；以及一源極端；以及多個記憶單元層，所述記憶單元層每一者各自包含：多個二極管，所述二極管的一第一端耦接于該控制開關的該源極端；多個記憶單元，所述記憶單元的一第一端耦接于相應的二極管的一第二端，所述記憶單元的一第二端，耦接于一相應的選擇開關。

在本發明的部分實施例中，記憶體電路還包含：多個選擇線，其中所述選擇開關的一控制端耦接至相應的選擇線用以接收一選擇信號以決定所述選擇開關是否導通，所述選擇開關的一第一端耦接至相應的記憶單元，所述選擇開關的一第二端耦接于一接地端。

在本發明的部分實施例中，所述記憶單元為電阻式記憶體或相變化記憶體。