[發明專利]閃存控制器及其中的編碼電路與解碼電路

有效

• 申請號: 201910039611.X
• 申請日: 2019-01-16
• 公開（公告）號: CN111192622B
• 公開（公告）日: 2022-03-25
• 發明（設計）人: 郭軒豪
• 申請（專利權）人: 慧榮科技股份有限公司
• 主分類號: G11C29/42
• 分類號: G11C29/42
• 代理公司: 深圳新創友知識產權代理有限公司 44223
• 代理人: 江耀純

本發明公開了一種應用在閃存控制器中的編碼電路，其包括有一輔助數據產生電路以及編碼器。在所述編碼電路的操作中，所述輔助數據產生電路是用以接收多個數據組塊以產生所述多個數據組塊的輔助數據，且所述編碼器是根據一校驗碼檢查矩陣來對所述多個數據組塊進行編碼以產生校驗碼，并使用所述輔助數據來替換所述校驗碼中的一部分以產生調整后校驗碼，其中所述多個數據組塊以及所述調整后校驗碼是被寫入至閃存中。本發明通過將編碼電路原本所產生的校驗碼中的相依位替換為具有實際功用的輔助數據，以充分利用存儲器空間來避免浪費空間，此外，還通過在校驗碼中加入輔助數據，使解碼過程中的正確性/完整性檢查具有更高的準確性。

技術領域

本發明是有關于閃存，尤指一種應用在閃存控制器中的編碼電路與解碼電路。

背景技術

在目前的低密度奇偶檢查碼(Low-Density Parity Check code，LDPC code)編碼器中，若是所采用的校驗碼檢查矩陣為一非全秩校驗碼檢查矩陣(non-full rank paritycheck matrix)時，其所產生的校驗碼會包括了多個不具有錯誤更正效果的多個位(通常被稱為相依位(dependent bit))，因此造成了存儲器空間上的浪費。

發明內容

因此，本發明的目的之一在于提出一種編碼電路，其可以利用原本相依位的地址來存儲其他的輔助數據，以解決先前技術中所述的問題。

在本發明的一個實施例中，公開了一種應用在一閃存控制器中的編碼電路，其包括有一輔助數據產生電路以及一編碼器。在編碼電路的操作中，輔助數據產生電路是用以接收多個數據組塊以產生所述多個數據組塊的一輔助數據，且所述編碼器是根據一校驗碼檢查矩陣來對所述多個數據組塊進行編碼以產生一校驗碼，并使用所述輔助數據來替換所述校驗碼中的一部分以產生一調整后校驗碼，其中所述多個數據組塊以及所述調整后校驗碼是被寫入至一閃存中。

在本發明的另一個實施例中，公開了一種閃存控制器，其中所述閃存控制器是用來存取一閃存模塊，且所述閃存控制器包括有一存儲器、一微處理器以及一編碼電路。所述存儲器是用來存儲一程序代碼，且所述微處理器是用來執行所述程序代碼以控制對所述閃存模塊的存取，以及所述編碼電路包括有一輔助數據產生電路以及一編碼器。在編碼電路的操作中，輔助數據產生電路是用以接收多個數據組塊以產生所述多個數據組塊的一輔助數據，且所述編碼器是根據一校驗碼檢查矩陣來對所述多個數據組塊進行編碼以產生一校驗碼，并使用所述輔助數據來替換所述校驗碼中的一部分以產生一調整后校驗碼，其中所述多個數據組塊以及所述調整后校驗碼是被寫入至一閃存中。

在本發明的另一個實施例中，公開了一種應用在一閃存控制器中的解碼電路，其包括有一解碼器以及一檢查電路。在所述解碼電路的操作中，所述解碼器是用以對來自一閃存的一數據進行解碼，以產生一解碼后數據以及一解碼后校驗碼；以及所述檢查電路是用以自所述解碼后校驗碼中取得一輔助數據，并根據所述輔助數據來判斷所述解碼后數據的完整性或正確性，以產生一檢查結果；其中當所述檢查結果指出所述解碼后數據的完整性或正確性正常，則所述解碼后數據是被傳送給耦接于所述閃存控制器的一主裝置。

在本發明的另一個實施例中，公開了一種閃存控制器，其中所述閃存控制器是用來存取一閃存模塊，且所述閃存控制器包括有一存儲器、一微處理器以及一解碼電路。所述存儲器是用來存儲一程序代碼，且所述微處理器是用來執行所述程序代碼以控制對所述閃存模塊的存取，以及所述解碼電路包括有一解碼器以及一檢查電路。在所述解碼電路的操作中，所述解碼器是用以對來自一閃存的一數據進行解碼，以產生一解碼后數據以及一解碼后校驗碼；以及所述檢查電路是用以自所述解碼后校驗碼中取得一輔助數據，并根據所述輔助數據來判斷所述解碼后數據的完整性或正確性，以產生一檢查結果；其中當所述檢查結果指出所述解碼后數據的完整性或正確性正常，則所述解碼后數據是被傳送給耦接于所述閃存控制器的一主裝置。

附圖說明

圖1為依據本發明一實施例的一種記憶裝置的示意圖。

圖2為校驗碼檢查矩陣及校驗碼產生矩陣的示意圖。