[發(fā)明專利]一種集成電路版圖設(shè)計優(yōu)化方法和系統(tǒng)

有效

• 申請?zhí)枺?/td>: 201910026551.8
• 申請日: 2019-01-11
• 公開（公告）號: CN109740277B
• 公開（公告）日: 2023-10-27
• 發(fā)明（設(shè)計）人: 吳玉平;陳嵐;張學連
• 申請（專利權(quán)）人: 中國科學院微電子研究所
• 主分類號: G06F30/367
• 分類號: G06F30/367;G06F30/39
• 代理公司: 北京集佳知識產(chǎn)權(quán)代理有限公司 11227
• 代理人: 李婷婷;王寶筠

1.一種集成電路版圖設(shè)計優(yōu)化方法，其特征在于，所述集成電路版圖中包括多個晶體管，所述晶體管包括柵極，所述柵極上覆蓋有絕緣膜，所述集成電路版圖設(shè)計優(yōu)化方法包括：

獲取所述集成電路版圖的版圖數(shù)據(jù)和仿真激勵；

根據(jù)所述版圖數(shù)據(jù)和所述仿真激勵，判斷是否存在待調(diào)節(jié)性能的晶體管；

若是，則在所述集成電路版圖上，對所述待調(diào)節(jié)性能的晶體管進行調(diào)節(jié)，并返回所述根據(jù)所述集成電路版圖數(shù)據(jù)和所述仿真激勵，判斷是否存在待調(diào)節(jié)性能的晶體管的步驟；

若否，則輸出調(diào)節(jié)后的集成電路版圖；

其中，所述對所述待調(diào)節(jié)性能的晶體管在所述集成電路版圖上進行調(diào)節(jié)包括：

調(diào)節(jié)與所述待調(diào)節(jié)性能的晶體管的柵極相鄰的柵極端對端距離；

和/或，

調(diào)節(jié)所述待調(diào)節(jié)性能的晶體管的柵極上覆蓋的絕緣膜類型。

2.根據(jù)權(quán)利要求1所述的集成電路版圖設(shè)計優(yōu)化方法，其特征在于，所述根據(jù)所述集成電路版圖數(shù)據(jù)和所述仿真激勵，判斷是否存在待調(diào)節(jié)性能的晶體管，具體包括：

根據(jù)所述集成電路版圖數(shù)據(jù)提取包含寄生參數(shù)的電路網(wǎng)表；

根據(jù)所述包含寄生參數(shù)的電路網(wǎng)表和所述仿真激勵進行電路仿真，獲得電路仿真結(jié)果數(shù)據(jù)；

對所述電路仿真結(jié)果數(shù)據(jù)進行分析，判斷是否存在時序?qū)捤傻男盘柭窂交驎r序緊張的信號路徑；

若是，則存在待調(diào)節(jié)性能的晶體管，并確定所述待調(diào)節(jié)性能的晶體管；

若否，則不存在待調(diào)節(jié)性能的晶體管；

其中，所述確定所述待調(diào)節(jié)性能的晶體管具體包括：

對所述時序?qū)捤傻男盘柭窂竭M行分析，得到導(dǎo)致時序?qū)捤傻牡谝痪w管；

對所述時序緊張的信號路徑進行分析，得到導(dǎo)致時序緊張的第二晶體管；

所述待調(diào)節(jié)性能的晶體管包括所述第一晶體管和所述第二晶體管。

3.根據(jù)權(quán)利要求1所述的集成電路版圖設(shè)計優(yōu)化方法，其特征在于，所述根據(jù)所述版圖數(shù)據(jù)和所述仿真激勵，判斷是否存在待調(diào)節(jié)性能的晶體管，具體包括：

根據(jù)所述集成電路版圖數(shù)據(jù)提取包含統(tǒng)計寄生參數(shù)的電路網(wǎng)表；

根據(jù)所述包含統(tǒng)計寄生參數(shù)的電路網(wǎng)表和所述仿真激勵進行電路仿真，獲得電路統(tǒng)計仿真結(jié)果數(shù)據(jù)；

對所述電路統(tǒng)計仿真結(jié)果數(shù)據(jù)進行分析，判斷是否存在統(tǒng)計時序?qū)捤傻男盘柭窂交蚪y(tǒng)計時序緊張的信號路徑；

若是，則存在待調(diào)節(jié)性能的晶體管，并確定所述待調(diào)節(jié)性能的晶體管；

若否，則不存在待調(diào)節(jié)性能的晶體管；

其中，所述確定所述待調(diào)節(jié)性能的晶體管具體包括：

對所述統(tǒng)計時序?qū)捤傻男盘柭窂竭M行分析，得到導(dǎo)致統(tǒng)計時序?qū)捤傻牡谌w管；

對所述統(tǒng)計時序緊張的信號路徑進行分析，得到導(dǎo)致統(tǒng)計時序緊張的第四晶體管；

所述待調(diào)節(jié)性能的晶體管包括所述第三晶體管和所述第四晶體管。

4.根據(jù)權(quán)利要求2所述的集成電路版圖設(shè)計優(yōu)化方法，其特征在于，所述第一晶體管的柵極上覆蓋的絕緣膜為用于增強晶體管性能的應(yīng)力絕緣膜、用于降低晶體管性能的應(yīng)力絕緣膜或無應(yīng)力絕緣膜。

5.根據(jù)權(quán)利要求4所述的集成電路版圖設(shè)計優(yōu)化方法，其特征在于，當所述第一晶體管的柵極上覆蓋的絕緣膜為用于增強晶體管性能的應(yīng)力絕緣膜時，所述調(diào)節(jié)所述待調(diào)節(jié)性能的晶體管的柵極上覆蓋的絕緣膜類型包括：

將所述第一晶體管的柵極上覆蓋的用于增強晶體管性能的應(yīng)力絕緣膜調(diào)整為用于降低晶體管性能的應(yīng)力絕緣膜或無應(yīng)力絕緣膜；

當所述第一晶體管的柵極上覆蓋的絕緣膜為無應(yīng)力絕緣膜時，所述調(diào)節(jié)所述待調(diào)節(jié)性能的晶體管的柵極上覆蓋的絕緣膜類型包括：

將所述第一晶體管的柵極上覆蓋的無應(yīng)力絕緣膜調(diào)整為用于降低晶體管性能的應(yīng)力絕緣膜。