[發(fā)明專利]基于FDSOI工藝的采用相位預(yù)加重的高速串行發(fā)送器

有效

• 申請?zhí)枺?/td>: 201910017838.4
• 申請日: 2019-01-09
• 公開（公告）號: CN109783420B
• 公開（公告）日: 2021-03-26
• 發(fā)明（設(shè)計）人: 于炎宏;張武全;肖軼;張曉輝
• 申請（專利權(quán)）人: 芯原微電子（上海）股份有限公司;芯原控股有限公司
• 主分類號: G06F13/40
• 分類號: G06F13/40;G06F13/38
• 代理公司: 上海光華專利事務(wù)所(普通合伙) 31219
• 代理人: 高彥

1.一種基于FDSOI工藝的采用相位預(yù)加重的高速串行發(fā)送器，其特征在于，包括：

并串轉(zhuǎn)換電路(A1)，其輸入端輸入時鐘信號(CK)和多位并行數(shù)據(jù)，用于在時鐘信號(CK)的控制下將多位并行數(shù)據(jù)轉(zhuǎn)換為多路串行數(shù)據(jù)并輸出；其中，多路串行數(shù)據(jù)包括驅(qū)動數(shù)據(jù)(DATA_PRE)、驅(qū)動延遲數(shù)據(jù)(DATA_DLY)、加重數(shù)據(jù)(DATA_EMP)、和加重延遲數(shù)據(jù)(DATA_EMP_DLY)；

轉(zhuǎn)換數(shù)據(jù)位提取電路(A2)，其輸入端連接并串轉(zhuǎn)換電路(A1)的輸出端，用于輸入并對驅(qū)動數(shù)據(jù)(DATA_PRE)中需要進行相位加重的數(shù)據(jù)位使用轉(zhuǎn)換數(shù)據(jù)位標記信號(OUT_TRANS)進行標記并輸出；

轉(zhuǎn)換數(shù)據(jù)位相位加重電路(A3)，其輸入端分別連接所述并串轉(zhuǎn)換電路(A1)的輸出端以及所述轉(zhuǎn)換數(shù)據(jù)位提取電路(A2)的輸出端，用于分別輸入驅(qū)動數(shù)據(jù)(DATA_PRE)和轉(zhuǎn)換數(shù)據(jù)位標記信號(OUT_TRANS)，以在轉(zhuǎn)換數(shù)據(jù)位標記信號(OUT_TRANS)的輔助下對驅(qū)動數(shù)據(jù)(DATA_PRE)中的部分數(shù)據(jù)進行相位加重，并輸出相位加重數(shù)據(jù)(DATA_PHEMP)；所述轉(zhuǎn)換數(shù)據(jù)位相位加重電路(A3)的輸入端還輸入相位加重強度控制字(PH_EMP[2：0])，用于調(diào)節(jié)驅(qū)動數(shù)據(jù)(DATA_PRE)的延遲時間；

驅(qū)動電路(A4)，其輸入端連接轉(zhuǎn)換數(shù)據(jù)位相位加重電路(A3)的輸出端以輸入相位加重數(shù)據(jù)(DATA_PHEMP)，其輸入端還輸入驅(qū)動使能信號(DRV_EN)，以將相位加重數(shù)據(jù)(DATA_PHEMP)發(fā)送至傳輸信道；

驅(qū)動匹配電路(A5)，其輸出端連接驅(qū)動電路(A4)的輸入端，用于提供匹配控制電壓信號(VMATCH)，以使驅(qū)動電路(A4)的上拉電阻和下拉電阻相匹配。

2.根據(jù)權(quán)利要求1所述的基于FDSOI工藝的采用相位預(yù)加重的高速串行發(fā)送器，其特征在于，所述并串轉(zhuǎn)換電路(A1)包括：

第一并串轉(zhuǎn)換電路(PS1)，其輸入端輸入并行數(shù)據(jù)偶數(shù)位和時鐘信號(CK)，以在時鐘信號(CK)的上升沿控制下將并行數(shù)據(jù)偶數(shù)位轉(zhuǎn)換成偶數(shù)位第一串行數(shù)據(jù)(EA)；

第二并串轉(zhuǎn)換電路(PS2)，其輸入端輸入并行數(shù)據(jù)奇數(shù)位和時鐘信號(CK)，以在時鐘信號(CK)的下降沿控制下將并行數(shù)據(jù)奇數(shù)位轉(zhuǎn)換成奇數(shù)位第一串行數(shù)據(jù)(OA)；

第一觸發(fā)器(Q1)，其輸入端連接第一并串轉(zhuǎn)換電路(PS1)的輸出端并接入時鐘信號(CK)，以在時鐘信號(CK)的下降沿的觸發(fā)下產(chǎn)生相對于偶數(shù)位第一串行數(shù)據(jù)(EA)延遲1個數(shù)據(jù)位周期(T)的偶數(shù)位第二串行數(shù)據(jù)(EB)；

第二觸發(fā)器(Q2)，其輸入端連接第一觸發(fā)器(Q1)的輸出端并接入時鐘信號(CK)，以在時鐘信號(CK)的上升沿觸發(fā)下產(chǎn)生相對于偶數(shù)位第一串行數(shù)據(jù)(EA)延遲2個數(shù)據(jù)位周期(T)的偶數(shù)位第三串行數(shù)據(jù)(EC)；

第三觸發(fā)器(Q3)，其輸入端連接第二并串轉(zhuǎn)換電路(PS2)的輸出端并接入時鐘信號(CK)，以在時鐘信號(CK)的上升沿觸發(fā)下產(chǎn)生相對于奇數(shù)位第一串行數(shù)據(jù)(OA)延遲1個數(shù)據(jù)位周期(T)的奇數(shù)位第二位串行數(shù)據(jù)(OB)；

第四觸發(fā)器(Q4)，其輸入端連接第三觸發(fā)器(Q3)的輸出端并接入時鐘信號(CK)，以在時鐘信號(CK)的下降沿觸發(fā)下產(chǎn)生相對于奇數(shù)位第一串行數(shù)據(jù)(OA)延遲2個數(shù)據(jù)位周期(T)的奇數(shù)位第三串行數(shù)據(jù)(OC)。