[發明專利]半導體結構的形成方法

在審

• 申請號: 201910015643.6
• 申請日: 2019-01-08
• 公開（公告）號: CN110729246A
• 公開（公告）日: 2020-01-24
• 發明（設計）人: 張邦圣;尹煜峰;王朝勛;趙高毅;楊復凱;王美勻;張峰瑜;高承遠;洪嘉陽;張家勝;孫書輝;謝志宏;潘昇良;郭國憑;吳少均
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L27/092
• 代理公司: 72003 隆天知識產權代理有限公司
• 代理人: 黃艷

一種方法包含形成金屬柵極結構，金屬柵極結構包含柵極介電層及柵極電極。對金屬柵極結構的頂表面進行表面處理，表面處理將柵極電極的頂部轉變為氧化層。在柵極電極上方形成導電層，導電層的形成包含以金屬元素取代氧化層中的氧。在金屬柵極結構上方形成插塞部件，插塞部件與導電層直接接觸。

技術領域

本發明實施例涉及一種半導體結構的形成方法，特別涉及金屬柵極上的金屬插塞的形成方法。

背景技術

集成電路(integrated circuit，IC)產業已歷經了指數式成長。集成電路材料及設計的技術的進步造成集成電路世代的產生，每一世代的電路比前一世代更小且更復雜。在集成電路的發展過程中，通常增加了功能密度(亦即，每芯片面積所內連接的裝置的數量)，而降低了幾何尺寸(亦即，工藝中所能制造出的最小元件或線路)。尺寸縮小所帶來的好處通常包括提高生產效率及降低相關成本。

這樣的尺寸縮小也增加了加工及制造集成電路的復雜性，且為了這些進步得以實現，集成電路加工及制造需要類似的發展。例如，多晶硅柵極已被金屬柵極取代，以利于通過縮小特征尺寸來改善裝置性能。然而，在裝置的制造期間，在金屬柵極上形成插塞部件(contact feature)的過程中存在挑戰。在一范例中，插塞部件及金屬柵極之間的界面可能會遭遇由于特征尺寸減小而難以控制的高電阻。一種可能的改善方式是通過在插塞部件與金屬柵極之間形成低電阻導電層，以降低插塞部件與金屬柵極之間的電阻。同時，需要維持金屬柵極的電性穩定性不受到覆蓋的低電阻導電層的干擾。因此，有需要進一步對此領域進行改善。

發明內容

本發明一實施例提供一種方法。此方法包含形成金屬柵極結構，金屬柵極結構包含柵極介電層及柵極電極。對金屬柵極結構的頂表面進行表面處理，表面處理將柵極電極的頂部轉變為氧化層。在柵極電極上方形成導電層，導電層的形成包含以金屬元素取代氧化層中的氧。在金屬柵極結構上方形成插塞部件，插塞部件與導電層直接接觸。

本發明另一實施例提供一種形成半導體結構的方法。此方法包含形成金屬柵極結構，金屬柵極結構包含柵極介電層及柵極電極，柵極電極包含第一金屬層及第二金屬層，第一金屬層包括第一金屬元素，且第二金屬層包括第二金屬元素，第一金屬層的頂表面與第二金屬層的頂表面共平面。對第一金屬層的頂表面與第二金屬層的頂表面進行鈍化處理，鈍化處理在柵極電極上形成化合物，上述化合物包括第一金屬元素及第二金屬元素。通過在金屬柵極結構上方沉積第三金屬元素以形成導電層，第三金屬元素的沉積將化合物轉變為包括第一金屬元素、第二金屬元素及第三金屬元素的合金。在金屬柵極結構上方形成插塞部件，插塞部件與導電層直接接觸。

本發明另一實施例提供一種半導體結構。此半導體結構包含金屬柵極結構，金屬柵極結構包含柵極介電層及柵極電極，柵極電極包括至少一種金屬。導電層形成于柵極電極上方，導電層包含合金層，合金層包括上述至少一種金屬及第二金屬，合金層延伸于金屬柵極結構的頂表面上方。插塞部件設置于金屬柵極結構上方，插塞部件與導電層的頂表面直接接觸。

附圖說明

圖1A、圖4A、圖5A、圖5B、圖6A、圖7A、圖7B、圖7C、圖7D、圖7E、圖7F、圖7G、圖7H、圖8A、圖9A及圖10A示出根據本發明的各種樣態中一實施例的裝置的局部剖面示意圖。

圖1B、圖4B、圖6B、圖8B、圖9B及圖10B分別示出如圖1A、圖4A、圖6A、圖8A、圖9A及圖10A所示的根據本發明的各種樣態中一實施例的裝置的平面上視圖。

圖2是示出根據本發明的各種樣態中一實施例的裝置的三維透視圖。

圖3A及圖3B是示出根據本發明的各種樣態中一實施例的半導體裝置的制造方法的流程圖。

圖11是示出在相同的氧化表面處理下不同材料的氧化速率比較。

附圖標記列表

100、200 半導體結構