[發(fā)明專利]SRAM的存儲(chǔ)單元結(jié)構(gòu)

有效

• 申請(qǐng)?zhí)枺?/td>: 201910014734.8
• 申請(qǐng)日: 2019-01-08
• 公開（公告）號(hào): CN109887535B
• 公開（公告）日: 2020-11-24
• 發(fā)明（設(shè)計(jì)）人: 蔣建偉
• 申請(qǐng)（專利權(quán)）人: 上海華虹宏力半導(dǎo)體制造有限公司
• 主分類號(hào): G11C11/412
• 分類號(hào): G11C11/412;G11C11/419
• 代理公司: 上海浦一知識(shí)產(chǎn)權(quán)代理有限公司 31211
• 代理人: 郭四華

本發(fā)明公開了一種SRAM的存儲(chǔ)單元結(jié)構(gòu)，主體結(jié)構(gòu)由兩個(gè)NMOS管和六個(gè)PMOS管組成，2個(gè)傳輸管都為PMOS管；第一NMOS管和第二PMOS管的漏極、第五PMOS管和第二NMOS管的柵極都連接Q節(jié)點(diǎn)；第二NMOS管和第三PMOS管的漏極、第六PMOS管和第一NMOS管的柵極都連接QN節(jié)點(diǎn)；第一PMOS管的漏極、第五PMOS管的源極、第三和第四PMOS管的柵極都連接第三節(jié)點(diǎn)；第四PMOS管的漏極、第六PMOS管的源極、第一和第二PMOS管的柵極都連接第四節(jié)點(diǎn)；第一至四PMOS管的源極都連接到電源電壓；第一和第二NMOS管的源極、第五和第六PMOS管的漏極都接地。本發(fā)明能提高電路抗軟錯(cuò)誤能力和讀靜態(tài)噪聲容限和降低漏電功耗。

技術(shù)領(lǐng)域

本發(fā)明涉及一種半導(dǎo)體集成電路，特別是涉及一種靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)的存儲(chǔ)單元結(jié)構(gòu)。

背景技術(shù)

集成電路技術(shù)節(jié)點(diǎn)的先進(jìn)給芯片的可靠性帶來了很多挑戰(zhàn)，其中一個(gè)挑戰(zhàn)就是單粒子效應(yīng)導(dǎo)致的單粒子翻轉(zhuǎn)(SEU)帶來的軟錯(cuò)誤。

軟錯(cuò)誤可能會(huì)發(fā)生在不同的電子設(shè)備中，例如汽車電子、醫(yī)療設(shè)備等。

近些年，由于工藝節(jié)點(diǎn)不斷先進(jìn)，器件靠的越來越近，器件尺寸也越來越小，這使得單粒子翻轉(zhuǎn)成為軟錯(cuò)誤的一個(gè)重要來源。

現(xiàn)有SRAM的存儲(chǔ)單元結(jié)構(gòu)通常采用6管結(jié)構(gòu)，這種6管存儲(chǔ)單元本身抗軟錯(cuò)誤的能力差，故需要增加抗軟錯(cuò)誤單元，所以6管存儲(chǔ)單元及抗軟錯(cuò)誤單元的漏電功耗(leakagepower)很大，不適用于對(duì)漏電功耗要求很高的應(yīng)用中，如可穿戴設(shè)備、物聯(lián)網(wǎng)應(yīng)用等等。

如圖1所示，是現(xiàn)有第一種SRAM的存儲(chǔ)單元結(jié)構(gòu)，包括互鎖的第一反相器101和第二反相器102，第一反相器101和第二反相器102的結(jié)構(gòu)相同且都是采用由一個(gè)NMOS管和一個(gè)PMOS管連接形成的CMOS反相器。位線BL和Q節(jié)點(diǎn)之間連接有由NMOS管101組成的傳輸管，位線BLB和QN節(jié)點(diǎn)之間連接有由NMOS管102組成的傳輸管，NMOS管101和NMOS管102的柵極都連接到位線WL。由圖1所示可知，在Q節(jié)點(diǎn)和QN節(jié)點(diǎn)中的任意一個(gè)節(jié)點(diǎn)受到干擾時(shí)容易產(chǎn)生翻轉(zhuǎn)，這種結(jié)構(gòu)不具備抗軟錯(cuò)誤的能力。

發(fā)明內(nèi)容

本發(fā)明所要解決的技術(shù)問題是提供一種SRAM的存儲(chǔ)單元結(jié)構(gòu)，能提高電路的抗軟錯(cuò)誤能力，同時(shí)還能提高SRAM良率和降低電路的漏電功耗。

為解決上述技術(shù)問題，本發(fā)明提供的SRAM的存儲(chǔ)單元結(jié)構(gòu)，其特征在于，包括：由第一NMOS管、第二NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管和第六PMOS管組成的主體結(jié)構(gòu)，由第七PMOS管組成的第一傳輸管和由第八PMOS管組成的第二傳輸管。

所述第一NMOS管的漏極、所述第二PMOS管的漏極、所述第五PMOS管的柵極、所述第二NMOS管的柵極都連接到Q節(jié)點(diǎn)。

所述第二NMOS管的漏極、所述第三PMOS管的漏極、所述第六PMOS管的柵極和所述第一NMOS管的柵極都連接到QN節(jié)點(diǎn)。

所述第一PMOS管的漏極、所述第五PMOS管的源極、所述第四PMOS管的柵極和所述第三PMOS管的柵極都連接到第三節(jié)點(diǎn)。

所述第四PMOS管的漏極、所述第六PMOS管的源極、所述第一PMOS管的柵極和所述第二PMOS管的柵極都連接到第四節(jié)點(diǎn)。

所述第一PMOS管的源極、所述第二PMOS管的源極、所述第三PMOS管的源極和所述第四PMOS管的源極都連接到電源電壓。

所述第一NMOS管的源極、所述第二NMOS管的源極、所述第五PMOS管的漏極和所述第六PMOS管的漏極都接地。

所述Q節(jié)點(diǎn)和所述第三節(jié)點(diǎn)的信號(hào)電位相同，所述QN節(jié)點(diǎn)和所述第四節(jié)點(diǎn)的信號(hào)電位相同，所述Q節(jié)點(diǎn)和所述QN節(jié)點(diǎn)的信號(hào)電位反相并作為兩個(gè)反相的存儲(chǔ)節(jié)點(diǎn)。