[發(fā)明專利]SRAM的存儲單元結(jié)構(gòu)

有效

• 申請?zhí)枺?/td>: 201910014734.8
• 申請日: 2019-01-08
• 公開（公告）號: CN109887535B
• 公開（公告）日: 2020-11-24
• 發(fā)明（設(shè)計）人: 蔣建偉
• 申請（專利權(quán)）人: 上海華虹宏力半導(dǎo)體制造有限公司
• 主分類號: G11C11/412
• 分類號: G11C11/412;G11C11/419
• 代理公司: 上海浦一知識產(chǎn)權(quán)代理有限公司 31211
• 代理人: 郭四華

1.一種SRAM的存儲單元結(jié)構(gòu)，其特征在于，包括：由第一NMOS管、第二NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管和第六PMOS管組成的主體結(jié)構(gòu)，由第七PMOS管組成的第一傳輸管和由第八PMOS管組成的第二傳輸管；

所述第一NMOS管的漏極、所述第二PMOS管的漏極、所述第五PMOS管的柵極、所述第二NMOS管的柵極都連接到Q節(jié)點；

所述第二NMOS管的漏極、所述第三PMOS管的漏極、所述第六PMOS管的柵極和所述第一NMOS管的柵極都連接到QN節(jié)點；

所述第一PMOS管的漏極、所述第五PMOS管的源極、所述第四PMOS管的柵極和所述第三PMOS管的柵極都連接到第三節(jié)點；

所述第四PMOS管的漏極、所述第六PMOS管的源極、所述第一PMOS管的柵極和所述第二PMOS管的柵極都連接到第四節(jié)點；

所述第一PMOS管的源極、所述第二PMOS管的源極、所述第三PMOS管的源極和所述第四PMOS管的源極都連接到電源電壓；

所述第一NMOS管的源極、所述第二NMOS管的源極、所述第五PMOS管的漏極和所述第六PMOS管的漏極都接地；

所述Q節(jié)點和所述第三節(jié)點的信號電位相同，所述QN節(jié)點和所述第四節(jié)點的信號電位相同，所述Q節(jié)點和所述QN節(jié)點的信號電位反相并作為兩個反相的存儲節(jié)點；

所述Q節(jié)點通過所述第一傳輸管連接第一位線，所述QN節(jié)點通過所述第二傳輸管連接第二位線，所述第一傳輸管和所述第二傳輸管的控制端都連接字線；

所述第七PMOS管的第一端連接所述第一位線，所述第七PMOS管的第二端連接所述Q節(jié)點，所述第七PMOS管的第一端為所述第七PMOS管中的源極或漏極中的一個，所述第七PMOS管的第二端為所述第七PMOS管中的源極或漏極中的另一個，所述第七PMOS管的控制端為柵極；

所述第八PMOS管的第一端連接所述第二位線，所述第八PMOS管的第二端連接所述QN節(jié)點，所述第八PMOS管的第一端為所述第八PMOS管中的源極或漏極中的一個，所述第八PMOS管的第二端為所述第八PMOS管中的源極或漏極中的另一個，所述第八PMOS管的控制端為柵極；

所述Q節(jié)點、所述QN節(jié)點、所述第三節(jié)點和所述第四節(jié)點形成兩重互鎖結(jié)構(gòu)；同時所述存儲單元結(jié)構(gòu)的NMOS管的數(shù)量減小到兩個，各NMOS管的閾值電壓設(shè)置為小于各PMOS管的閾值電壓。

2.如權(quán)利要求1所述的SRAM的存儲單元結(jié)構(gòu)，其特征在于：所述存儲單元結(jié)構(gòu)的存儲信息為1時，所述Q節(jié)點的電位為1、所述QN節(jié)點的電位為0。

3.如權(quán)利要求2所述的SRAM的存儲單元結(jié)構(gòu)，其特征在于：對所述存儲單元結(jié)構(gòu)進行寫“1”時，所述字線加低電平，所述第一位線加高電平，所述第二位線加低電平。

4.如權(quán)利要求1所述的SRAM的存儲單元結(jié)構(gòu)，其特征在于：所述存儲單元結(jié)構(gòu)的存儲信息為0時，所述Q節(jié)點的電位為0、所述QN節(jié)點的電位為1。

5.如權(quán)利要求4所述的SRAM的存儲單元結(jié)構(gòu)，其特征在于：對所述存儲單元結(jié)構(gòu)進行寫“0”時，所述字線加低電平，所述第一位線加低電平，所述第二位線加高電平。

6.如權(quán)利要求1所述的SRAM的存儲單元結(jié)構(gòu)，其特征在于：對所述存儲單元結(jié)構(gòu)進行讀取時，所述字線加低電平，所述第一位線和所述第二位線都加低電位，通過靈敏放大器讀取所述第一位線和所述第二位線的電位差實現(xiàn)對所述存儲單元結(jié)構(gòu)的讀取。