[發(fā)明專利]一種用于喚醒處理器的電路和方法

有效

• 申請?zhí)枺?/td>: 201910007121.1
• 申請日: 2019-01-04
• 公開（公告）號: CN109683975B
• 公開（公告）日: 2022-02-15
• 發(fā)明（設計）人: 劉慧;謝文錄
• 申請（專利權）人: 華大半導體有限公司
• 主分類號: G06F9/4401
• 分類號: G06F9/4401;G06F1/04;G06F1/3234
• 代理公司: 上海智晟知識產(chǎn)權代理事務所(特殊普通合伙) 31313
• 代理人: 李鏑的

本發(fā)明涉及一種用于喚醒處理器的電路，其中所述處理器能夠工作待機模式下和運行模式下，其中在中斷階段，所述處理器被從待機模式喚醒并進入運行模式；所述電路包括：第一喚醒電路，其被配置為在中斷階段向處理器提供具有第一精度的第一系統(tǒng)時鐘，其中所述第一喚醒電路以第一電流運行；以及第二喚醒電路，其被配置為在運行模式下向處理器提供具有第二精度的第二系統(tǒng)時鐘，其中所述第二喚醒電路以第二電流運行，其中第二精度高于第一精度，并且第二電流的大小低于第一電流的大小。本發(fā)明還涉及一種用于喚醒處理器的方法。通過該電路或該方法，可以實現(xiàn)處理器的高速喚醒，同時保持低功耗和高系統(tǒng)時鐘精度。

技術領域

本發(fā)明總體上涉及處理器領域，具體而言，涉及一種用于喚醒處理器的電路。此外，本發(fā)明還涉及一種用于喚醒處理器的方法。

背景技術

在一般情況下，處理器在空閑時會進入休眠模式，在這樣的休眠模式下，處理器以極低的功率運行以降低功耗。為了喚醒處理器，目前采用單個內(nèi)部RC振蕩器(RCOSC)來生成系統(tǒng)時鐘以喚醒處理器以及其它周邊電路。

喚醒處理器的理想情況是，高速地喚醒處理器，同時保持低功耗和系統(tǒng)時鐘的高精度。然而，實際情況是，為了高速喚醒處理器，必須采用較大參考電流，這會造成高功耗，由此不能滿足許多低功耗應用場景的要求。而且，系統(tǒng)時鐘需要一定時間來達到較高精度，這又妨礙了高速啟動。

目前需要一種具有低功耗、高喚醒速度和高時鐘精度的喚醒機制。

發(fā)明內(nèi)容

從現(xiàn)有技術出發(fā)，本發(fā)明的任務是提供用于喚醒處理器的一種電路置和一種方法，通過該電路或該方法，可以實現(xiàn)處理器的高速喚醒，同時保持低功耗和高系統(tǒng)時鐘精度。

在本發(fā)明的第一方面，該任務通過一種用于喚醒處理器的電路來解決，其中所述處理器能夠工作在下列模式中：

待機模式，在待機模式下，處理器處于待機狀態(tài)；以及

運行模式，在運行模式下，處理器能夠以比中斷階段下更高的負荷運行；

所述電路包括：

第一喚醒電路，其被配置為在中斷階段向處理器提供具有第一精度的第一系統(tǒng)時鐘；以及

第二喚醒電路，其被配置為在運行模式下向處理器提供具有第二精度的第二系統(tǒng)時鐘，其中第二精度高于第一精度。

在本發(fā)明的一個優(yōu)選方案中規(guī)定，第一喚醒電路包括第一振蕩器，并且所述第一電流是提供給第一振蕩器的第一參考電流，其中所述第一振蕩器被配置為根據(jù)所提供的第一參考電流生成具有第一精度的第一系統(tǒng)時鐘；和/或

第二喚醒電路包括第二振蕩器，并且所述第二電流是提供給第二振蕩器的第二參考電流，其中所述第二振蕩器被配置為根據(jù)所提供的第二參考電流生成具有第二精度的第二系統(tǒng)時鐘。

通過該優(yōu)選方案，可以實現(xiàn)雙振蕩器的簡單配置，由此簡化電路并提高系統(tǒng)時鐘生成速度。

在本發(fā)明的一個擴展方案中規(guī)定，所述處理器是微控制單元MCU，并且所述振蕩器是RC振蕩器RCOSC，其中中斷階段的長度為1-10μs。在此應當指出，本發(fā)明可以應用于其它處理器，尤其是要求低功耗、高喚醒速度和高時鐘精度的處理器、如專用處理器、通用處理器等等。此外，通過該優(yōu)選方案，可以實現(xiàn)高速、低功耗和高精度之間的較好折中，這是因為，本發(fā)明人發(fā)現(xiàn)，從開始喚醒起(即從終端階段開始時)過了幾μs，處理器或系統(tǒng)才需要高精度低功耗的系統(tǒng)時鐘。由此通過配置中斷階段的長度，可以較好地實現(xiàn)上述折中。

在本發(fā)明的一個優(yōu)選方案中規(guī)定，所述第一喚醒電路以第一電流運行，所述第二喚醒電路以第二電流運行，第二電流的大小低于第一電流的大小。通過該優(yōu)選方案，可以通過中斷階段的高電流來保證高速啟動，并且通過運行模式下的低電流來保證正常運行中的低功耗，從而實現(xiàn)啟動速度與高功耗之間的良好折中。