[發明專利]一種非易失性3D NAND存儲器的納米線柵電極及其制備方法

有效

• 申請號: 201910001812.0
• 申請日: 2019-01-02
• 公開（公告）號: CN109860036B
• 公開（公告）日: 2020-11-24
• 發明（設計）人: 繆向水;楊哲;童浩
• 申請（專利權）人: 華中科技大學
• 主分類號: H01L21/28
• 分類號: H01L21/28;H01L29/423;H01L27/11524;H01L27/11551;H01L27/1157;H01L27/11578;B82Y40/00
• 代理公司: 華中科技大學專利中心 42201
• 代理人: 曹葆青;李智

本發明公開了一種非易失性3D NAND存儲器的納米線柵電極及其制備方法，包括通過控制通電時間和氧化鋁模板先制備好n個依次成階梯狀排列的納米線柵電極單元，每個柵電極單元為柱狀結構；所述柵電極的上表面用于連接柵層，下表面用于連接字線。本發明提供的納米線柵電極結構呈階梯狀連接不同的超高堆疊且相對應的柵層，堆疊層中非相對應的柵層與柵電極之間通過絕緣層隔離，適用于解決超高層堆疊的非易失性3D NAND存儲器柵電極占據面積過大、超深孔刻蝕和填充瓶頸及熱串擾的問題，實現連接超高柵層堆疊的納米線電極結構。

技術領域

本發明屬于微電子器件技術領域，更具體地，涉及一種非易失性3D NAND存儲器的納米線柵電極及其制備方法。

背景技術

為了滿足高效及廉價的微電子產業的發展，半導體存儲器需要具有更高的集成密度。高密度對于半導體產品成本的降低至關重要。對于傳統的二維及平面半導體存儲器，它們的集成密度主要取決于單個存儲器件所占的單位面積，集成度非常依賴于掩膜工藝的好壞。但是，即使不斷用昂貴的工藝設備來提高掩膜工藝精度，集成密度的提升依舊是非常有限的。尤其是隨著摩爾定律的發展，在22nm工藝節點以下，平面半導體存儲器面臨各類尺寸效應，散熱等問題，亟需解決。

作為克服這種二維極限的替代，三維半導體存儲器被提出。三維半導體存儲器，需要具有可以獲得更低制造成本的工藝，并且能夠得到可靠的器件結構。在3D NAND(notand，非并)型存儲器中，BiCS(Bit Cost Scalable)被認為是一種可以減少每一位單位面積的三維非易失性存儲器技術。此項技術通過通孔和拴柱的設計來實現，并且在2007年的VLSI技術摘要年會中發表。在非易失性半導體存儲器中采用BiCS技術后，不僅使得此存儲器具有三維結構，并且使得數據存儲位的減少與層架的堆疊層數成正比。但是由于此特殊的器件結構，現在此結構中仍有許多問題需要解決。

其中存在的問題主要體現在如何將存儲單元同驅動電路相兼容。在BiCS的存儲器中，盡管存儲單元陣列被設計為三維結構，但是外圍電路的設計仍然保持傳統的二維結構設計。因此在此3D NAND存儲器中，需連通至字線的柵層通過設計刻蝕成階梯狀臺階，再制備連接柵層和字線的柵電極結構。而隨著堆疊層數不斷升高，此階梯狀柵層會耗費大量面積。而已有的改進垂直柵電極在堆疊層數繼續增加到一定程度后會面臨更為嚴峻的超深孔刻蝕和填充問題。此外垂直柵結構在進行讀寫過程中，存儲單元的串擾問題相對嚴重，并且隨著存儲層數增加，單元密度增加而更為顯著。因而已有的各種柵電極并不適用于具有超高層堆疊的3D NAND存儲器。

發明內容

針對現有技術的缺陷，本發明的目的在于提供一種非易失性3D NAND存儲器的納米線柵電極及其制備方法，旨在解決現有技術中在面臨堆疊層數不斷增加到一定數量后出現的面積耗散、超深孔刻蝕和填充以及熱串擾問題。

本發明提供了一種非易失性3D NAND存儲器的納米線柵電極及其制備方法，包括下述步驟：

(1)制備柵電極陣列

(1.1)在已經制備好字線和位線的襯底上放置多孔氧化鋁模板，并置于相應的電化學反應溶液中，多孔氧化鋁模板的孔直徑范圍為5nm～100nm?？组g距為10nm～500nm，孔深度大于100nm，多孔氧化鋁模板的孔與字線對準；

(1.2)在多孔氧化鋁模板內通過電化學沉積形成n個柵電極柱，依次為第一柵電極柱、第二柵電極柱、……第n個柵電極柱，第一柵電極柱、第二柵電極柱……第i柵電極柱……以及第n柵電極柱依次成階梯狀，高度由低到高；同一字線上形成m個柵電極柱，構成m*n的柵電極陣列；其中i＝3、4、……n，n為字線的數目，n、m為正整數；其中電化學反應溶液內置石墨電極，且將每個字線連接處外接不同激勵源，通過調控激勵源大小來調控與不同字線接觸的氧化鋁模板孔內柵電極柱的沉積速率及高度；

(1.3)通過酸性溶液腐蝕去除氧化鋁模板；

(2)制備與第一柵電極柱連接的第一控制柵層