[發明專利]存儲器結構及其形成方法

有效

• 申請號: 201880096614.0
• 申請日: 2018-08-03
• 公開（公告）號: CN112567514B
• 公開（公告）日: 2021-11-12
• 發明（設計）人: 陳赫;董金文;朱繼鋒;華子群;肖亮;王永慶
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/11524
• 分類號: H01L27/11524;H01L27/11551;H01L27/1157;H01L27/11578
• 代理公司: 上海盈盛知識產權代理事務所(普通合伙) 31294
• 代理人: 孫佳胤;高翠花

本發明涉及一種存儲器結構及其形成方法，所述存儲器結構包括：第一基底，包括：襯底層和存儲層，所述襯底層具有相對的第一表面和第二表面，所述存儲層位于所述襯底層的第一表面上，所述第一基底包括焊墊區域；介質層，位于所述襯底層的第二表面上；焊墊，位于所述焊墊區域上的介質層表面；隔離結構，貫穿所述襯底層，位于所述焊墊區域邊緣，包圍所述焊墊區域內的襯底層，用于隔離所述焊墊區域內的襯底層與所述隔離結構外圍的襯底層。本發明的存儲器結構中焊墊與襯底層之間的寄生電容被減小，有利于提高存儲器性能。

技術領域

本發明涉及半導體技術領域，尤其涉及一種存儲器結構及其形成方法。

背景技術

近年來，閃存(Flash Memory)存儲器的發展尤為迅速。閃存存儲器的主要特點是在不加電的情況下能長期保持存儲的信息，且具有集成度高、存取速度快、易于擦除和重寫等優點，因而在微機、自動化控制等多項領域得到了廣泛的應用。為了進一步提高閃存存儲器的位密度(Bit Density)，同時減少位成本(Bit Cost)，三維的閃存存儲器(3D NAND)技術得到了迅速發展。

在3D NAND閃存結構中，包括存儲陣列結構以及位于存儲陣列結構上方的CMOS電路結構，所述存儲陣列結構和CMOS電路結構通常分別形成于兩個不同的晶圓上，然后通過鍵合方式，將CMOS電路晶圓鍵合到存儲整列結構上方，將CMOS電路和存儲陣列電路連接在一起；然后再將存儲陣列結構所在晶圓的背面減薄，通過貫穿背面的接觸部和焊墊將整個電路接出。焊墊與晶圓背面之間具有絕緣層，當焊墊和晶圓同時有電流通過時，焊墊與晶圓之間會產生強烈的寄生電容，減慢運算存儲的速度。

現有技術中，一般通過提高焊墊與晶圓之間的絕緣層厚度來減少寄生電容，通常要求絕緣層的厚度大于1.4μm，才能有效降低焊墊與晶圓之間的絕緣層。但是由于電路接出需要同時打通絕緣層和晶圓形成貫穿晶圓通孔，絕緣層厚度增加，會導致貫穿晶圓通孔的深寬比增加，并且還需要嚴格控制貫穿晶圓通孔的特征尺寸和形貌，工藝的偏差可能導致電路斷路或者漏電，這樣就大大增加工藝的難度，需要更先進的半導體處理機臺，工藝成本增加。

如何有效降低存儲器結構的寄生電容，是目前亟待解決的問題。

發明內容

本發明所要解決的技術問題是，提供一種存儲器結構及其形成方法，有效降低存儲器結構的寄生電容，提高存儲器性能。

本發明的技術方案提供一種存儲器結構，包括：一種存儲器結構，包括：第一基底，包括：襯底層和存儲層，所述襯底層具有相對的第一表面和第二表面，所述存儲層位于所述襯底層的第一表面上，所述第一基底包括焊墊區域；介質層，位于所述襯底層的第二表面上；焊墊，位于所述焊墊區域上方的介質層表面；隔離結構，貫穿所述襯底層，位于所述焊墊區域邊緣，包圍所述焊墊區域內的襯底層，用于隔離所述焊墊區域內的襯底層與所述隔離結構外圍的襯底層。

可選的，還包括：第一接觸部，所述第一接觸部貫穿所述介質層和焊墊區域的襯底層；所述焊墊連接至所述第一接觸部。

可選的，所述第一接觸部包括金屬柱以及位于所述金屬柱側壁表面的絕緣側墻。

可選的，所述隔離結構的特征尺寸小于所述第一接觸部的特征尺寸。

可選的，所述隔離結構包括貫穿所述襯底層的隔離溝槽和填充滿所述隔離溝槽的隔離材料。

可選的，所述焊墊在襯底層上的投影與所述隔離結構之間的最小距離為0.5μm。

可選的，所述隔離結構包括兩個以上套嵌設置的隔離環。

可選的，相鄰隔離環之間的距離為0.8μm～1.2μm。

可選的，所述存儲層內形成有第二接觸部，所述第一接觸部連接至所述第二接觸部。