[發明專利]半導體集成電路

在審

• 申請號: 201880096203.1
• 申請日: 2018-08-09
• 公開（公告）號: CN112514256A
• 公開（公告）日: 2021-03-16
• 發明（設計）人: 村田豊;上野晃
• 申請（專利權）人: 奧林巴斯株式會社
• 主分類號: H03K5/00
• 分類號: H03K5/00;G06F1/10
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 孫明浩;崔成哲

具備：相位同步電路，其與基準時鐘信號同步，并生成對基準時鐘信號進行倍頻而得到的同步時鐘信號；邊沿檢測電路，其在同步時鐘信號的定時檢測基準時鐘信號的信號波形發生變化的邊沿，并輸出表示檢測到邊沿的定時的邊沿檢測信號；以及時鐘分頻電路，其在與邊沿檢測信號相應的定時被復位，生成對同步時鐘信號進行分頻而得到的分頻時鐘信號。

技術領域

本發明涉及半導體集成電路。

背景技術

存在如下裝置，該裝置搭載有ASIC(Application Specific IntegratedCircuit：專用集成電路)等使形成于半導體基板的各種電路要素動作而實現預先決定的功能的大規模的半導體集成電路。在這樣的裝置中，包括上述的ASIC等半導體集成電路的各種結構要素(數字電路、模擬電路等)安裝在用于構成裝置的系統基板上，安裝于系統基板的各個結構要素共享電源。此外，在構成這種裝置的結構要素中，也包括以預先決定的頻率的時鐘信號為基準而動作的結構要素。因此，在裝置的系統基板上，也安裝有將石英振子或石英振蕩器等振蕩的預先決定的頻率的時鐘信號向各個結構要素供給的時鐘供給電路。而且，在這樣的裝置中，安裝在系統基板上的時鐘供給電路也與其他結構要素同樣地共享電源。

然而，在ASIC等半導體集成電路中，在使形成于半導體基板的電路要素根據輸入信號而輸出的輸出信號從一方的狀態(電平)轉變到另一方的狀態(電平)時，在電源與地線之間流動通過電流、針對負載的充放電電流等電流。而且，同時輸出輸出信號的電路要素的數量越多，在半導體集成電路中在電源與地線之間流動的電流流動得越多。在這樣的半導體集成電路中在電源與地線之間流動的電流成為半導體集成電路產生的電源噪聲(自噪聲)，對安裝在系統基板上的各個結構要素的電源會造成影響。

尤其是在形成于半導體基板的電路要素中的基于輸入的時鐘信號而動作的電路要素即與時鐘信號同步動作的電路要素進行動作時產生的電源噪聲在與時鐘信號同步的定時流動。因此，由半導體集成電路產生的與時鐘信號同步的電源噪聲會增大共享電源的時鐘供給電路和形成在半導體基板內的時鐘緩沖器電路等向各個結構要素、電路要素供給(分配)的時鐘信號的變動(抖動)。這是因為，例如，在時鐘緩沖器電路中，如果當輸入的時鐘信號從“Low”電平轉變到“High”電平時產生電源噪聲，則在構成時鐘緩沖器電路的晶體管中規定的柵極端子的閾值電壓(所謂的柵極閾值電壓Vth)由于電源噪聲的影響而發生變動，時鐘信號通過時鐘緩沖器電路時的延遲時間會發生變動。

而且，在裝置的系統中，由半導體集成電路所產生的電源噪聲引起的時鐘信號的變動(抖動)對安裝有半導體集成電路的系統基板中的各個結構要素的動作的影響較大，成為使裝置的系統的整體性能下降的原因。因此，在裝置的系統中，在ASIC等半導體集成電路中，期望抑制產生成為使時鐘信號的變動(抖動)增大的原因的電源噪聲，或者在不使時鐘信號變動(不引起抖動)的定時進行動作。

因此，例如，在專利文獻1中，公開了一種通過調整時鐘信號的相位來降低由電源噪聲引起的時鐘信號的抖動的產生的技術。在專利文獻1所公開的技術中，具備測定時鐘信號的延遲時間的延遲測定電路、測定電源電壓的變動時間的時間測定電路、使時鐘信號延遲的延遲調整電路、測定時鐘信號的相位差的相位差測定電路、以及控制時鐘信號的相位的相位控制電路。而且，在專利文獻1所公開的技術中，相位控制電路基于時鐘信號的周期、變動時間以及延遲時間，計算抖動成為最佳的時鐘信號的相位差，調整延遲調整電路的延遲量，使得相位差測定電路測定出的時鐘信號的相位差成為計算出的相位差。

現有技術文獻

專利文獻

專利文獻1：日本特開2011-004248號公報

發明內容

發明要解決的問題