[發明專利]存儲器系統及控制方法

在審

• 申請號: 201880095358.3
• 申請日: 2018-09-13
• 公開（公告）號: CN112400163A
• 公開（公告）日: 2021-02-23
• 發明（設計）人: 板垣清太郎
• 申請（專利權）人: 鎧俠股份有限公司
• 主分類號: G06F12/00
• 分類號: G06F12/00;G11C5/04;G11C5/06
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 張世俊

本發明的存儲器系統具備多個存儲器封裝、ODT電路及控制器。存儲器封裝是成對夾著基板對向配置，且利用共通總線而與控制器連接。ODT電路配置在所有的存儲器封裝，抑制信號的反射。控制器經由共通總線對指定的存儲器封裝寫入或讀出數據，且進行ODT電路的導通斷開控制，并保持用以導通ODT電路的ODT啟動條件。ODT啟動條件是由設置在控制信號開頭的至少2個循環的周期信號定義的2bit的信息信號。控制器是在使用周期信號連續2次取得的芯片使能信號CEn的確立的狀態與ODT啟動條件一致時，導通ODT電路。

技術領域

實施方式涉及一種使用非易失性半導體存儲裝置的存儲器系統及控制方法。

背景技術

業界現今采用ODT(On Die Termination：片內終端電阻)技術，它抑制了將非易失性半導體存儲裝置的NAND型快閃存儲器安裝在襯底時在器件端發生信號反射。

背景技術文獻

專利文獻

專利文獻1：日本專利特開2015-084432號公報

發明內容

[發明要解決的問題]

實施方式提供一種不會產生誤動作且可提高處理能力的存儲器系統及控制方法。

[解決問題的技術手段]

實施方式的存儲器系統具備：多個存儲封裝，包含數個存儲器芯片，且將成對對向配置的組配置多個并利用共通總線連接；ODT(On Die Termination)電路，配置在所有的所述存儲封裝，抑制信號的反射；及控制器，經由所述共通總線，對指定的存儲封裝的存儲器芯片寫入或讀出數據，且進行所述存儲封裝的所述ODT電路的導通斷開控制；且所述控制器保持用以將根據由至少2循環的周期信號定義的2bit的信息信號而設定的所述ODT電路導通的ODT啟動條件，且在使用所述周期信號取得的芯片使能信號CEn的確立狀態包含在所述ODT啟動條件的類型中時，導通所述ODT電路。

附圖說明

圖1是概念性表示第1實施方式的使用非易失性半導體存儲裝置的存儲器系統的構成的框圖。

圖2是第1實施方式的非易失性半導體存儲裝置(MCP：Multi-Chip Package：多芯片封裝)的剖視圖。

圖3是第1實施方式的非易失性半導體存儲裝置(MCP)的框圖。

圖4A是表示第1實施方式的非易失性半導體存儲裝置的輸入輸出控制電路中的ODT的導通/斷開控制電路的構成例的圖。

圖4B是以示意的方式表示第1實施方式的非易失性半導體存儲裝置中的輸入輸出端子及輸入輸出控制電路的連接的電路圖。

圖5是以示意的方式表示第1實施方式的非易失性半導體存儲裝置中的邏輯電路的連接的電路圖。

圖6是以示意的方式表示第1實施方式的存儲器系統的電路構成的圖。

圖7A是表示第1實施方式的目標ODT的第1ODT啟動條件的圖。

圖7B是表示第1實施方式的非目標ODT的第2ODT啟動條件的圖。

圖8是用以說明第1實施方式(MCP)的存儲器系統的數據讀出動作時的ODT的導通斷開的時序圖。

圖9A是用以說明第1實施方式的存儲器系統的數據讀出動作的時序圖。

圖9B是用以說明第1實施方式的存儲器系統的數據讀出動作的時序圖。

圖10是第1實施方式的非易失性半導體存儲裝置(TSV：Through Silicon Via：硅穿孔)的剖視圖。