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[發(fā)明專利]含有與NMOS平臺垂直集成的PMOS平臺的組合件,及形成集成組合件的方法在審

專利信息
申請?zhí)枺?/td> 201880083670.0 申請日: 2018-12-07
公開(公告)號: CN111527601A 公開(公告)日: 2020-08-11
發(fā)明(設(shè)計)人: S·E·西里斯;K·D·拜格爾 申請(專利權(quán))人: 美光科技公司
主分類號: H01L27/092 分類號: H01L27/092
代理公司: 北京律盟知識產(chǎn)權(quán)代理有限責(zé)任公司 11287 代理人: 王龍
地址: 美國愛*** 國省代碼: 暫無信息
權(quán)利要求書: 查看更多 說明書: 查看更多
摘要:
搜索關(guān)鍵詞: 含有 nmos 平臺 垂直 集成 pmos 組合 形成 方法
【說明書】:

一些實施例包含具有CMOS層的組合件。所述CMOS層包含PMOS平臺及NMOS平臺,其中所述平臺相對于彼此垂直偏移。所述PMOS平臺具有彼此基本上相同的p溝道晶體管,且所述NMOS平臺具有彼此基本上相同的n溝道晶體管。絕緣區(qū)域在所述PMOS平臺與所述NMOS平臺之間。所述CMOS層具有一或多個電路組件,所述電路組件包含所述n溝道晶體管中的一或多個,所述n溝道晶體管中的所述一或多個通過延伸穿過所述絕緣區(qū)域的一或多個導(dǎo)電互連件與所述p溝道晶體管中的一或多個耦合。一些實施例包含形成組合件以包括一或多個CMOS層的方法。

技術(shù)領(lǐng)域

含有與NMOS平臺垂直集成的PMOS平臺的組合件,及形成集成組合件的方法。

背景技術(shù)

集成電路經(jīng)常利用CMOS(互補金屬氧化物半導(dǎo)體)來提供相對于其它組件的操作控制。例如,CMOS可經(jīng)提供鄰近存儲器陣列且用于控制與存儲器陣列相關(guān)聯(lián)的讀取/寫入操作。

CMOS包括PMOS(p型金屬氧化物半導(dǎo)體)晶體管及NMOS(n型金屬氧化物半導(dǎo)體)晶體管。

集成電路設(shè)計的持續(xù)目標(biāo)為增加集成度,且相關(guān)目標(biāo)為減小集成電路組件的大小。在一些應(yīng)用中,可在CMOS上方提供集成裝置層(例如,存儲器陣列),且與CMOS電耦合。為了提高集成裝置層的集成密度做出大量努力,從而致使大大減少與集成裝置層相關(guān)聯(lián)的單個組件的大小;且可能還致使大大減少集成裝置層的總占用面積。然而,僅通過增加集成裝置層內(nèi)的集成度,可能不會明顯減少集成裝置層及相關(guān)聯(lián)CMOS的總占用空間。替代地,還將期望增加CMOS內(nèi)的集成度。

在許多應(yīng)用中,CMOS的制造利用高溫處理,這將有問題地影響與CMOS相關(guān)聯(lián)的集成裝置層。因此,在集成裝置層之前形成CMOS。此制作順序限制關(guān)于CMOS的整體布置的可用選項。將期望開發(fā)用于CMOS制作的新方法,所述方法減輕在制作相關(guān)聯(lián)集成裝置層之前制作CMOS的需求。

附圖說明

圖1至3為包括從至少一個集成裝置層垂直偏移的CMOS層的實例組合件的示意性橫截面?zhèn)纫晥D。

圖4及5為實例CMOS層的示意性橫截面圖,所述實例CMOS層包括從一或多個NMOS平臺垂直偏移的一或多個PMOS平臺。

圖6為實例CMOS層的區(qū)域的示意性橫截面?zhèn)纫晥D(右側(cè)),及說明CMOS層的所說明區(qū)域內(nèi)的組件的布置的電路圖(左側(cè))。

圖7為實例CMOS層的區(qū)域的示意性橫截面?zhèn)纫晥D(右側(cè)),及說明CMOS層的所說明區(qū)域內(nèi)的組件的布置的電路圖(左側(cè))。

圖8為實例CMOS層的區(qū)域的示意性橫截面?zhèn)纫晥D(右側(cè)),及說明CMOS層的所說明區(qū)域內(nèi)的組件的布置的電路圖(左側(cè))。

圖9為實例CMOS層的區(qū)域的示意性橫截面?zhèn)纫晥D(右側(cè)),及說明CMOS層的所說明區(qū)域內(nèi)的組件的布置的電路圖(左側(cè))。

圖10為實例CMOS層的區(qū)域的示意性橫截面?zhèn)纫晥D(右側(cè)),及說明CMOS層的所說明區(qū)域內(nèi)的組件的布置的電路圖(左側(cè))。

圖11為實例CMOS層的區(qū)域的示意性橫截面?zhèn)纫晥D(右側(cè)),及說明CMOS層的所說明區(qū)域內(nèi)的組件的布置的電路圖(左側(cè))。

圖12為實例CMOS層的區(qū)域的示意性橫截面?zhèn)纫晥D(右側(cè)),及說明CMOS層的所說明區(qū)域內(nèi)的組件的布置的電路圖(左側(cè))。

圖13至24為在用于形成包括實例CMOS層的實例組合件的實例方法的各個實例工藝階段處的實例構(gòu)造的區(qū)域的示意性橫截面?zhèn)纫晥D。

圖13A至21A為沿著圖13至24的線A-A的視圖;且圖13至24為沿著圖13A至21A的線C-C的視圖。

圖13B-1及13B-2為沿著圖13的線B-B的視圖;且圖13為沿圖13B-1及13B-2的線C-C的視圖。

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