[發明專利]具有帶有輪廓化上表面的半導體材料區的半導體組合件；及利用蝕刻來輪廓化半導體材料的上表面而形成半導體組合件的方法

在審

• 申請號: 201880083536.0
• 申請日: 2018-11-14
• 公開（公告）號: CN111527602A
• 公開（公告）日: 2020-08-11
• 發明（設計）人: P·P·夏爾馬;V·奈爾;S·薩帕
• 申請（專利權）人: 美光科技公司
• 主分類號: H01L27/108
• 分類號: H01L27/108
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 王龍

一些實施例包含一種具有第一半導體材料的區的集成組合件。所述區具有沿著橫截面的上表面。所述上表面具有平頂峰及與所述平頂峰相鄰的凹面。第二半導體材料的柱在所述區上方且直接抵靠所述區。所述柱從所述上表面垂直地延伸。一些實施例包含一種形成集成組合件的方法。形成具有半導體區且具有絕緣區的構造，所述絕緣區在所述半導體區上方及所述半導體區旁邊延伸。利用三種蝕刻的組合來暴露所述半導體區的上表面且使所述半導體區的所述上表面改性以形成所述上表面以沿著橫截面包含平頂峰部分及相鄰凹面部分。

技術領域

本發明涉及具有帶有輪廓化上表面的半導體材料區的半導體組合件；及利用蝕刻來輪廓化半導體材料的上表面而形成半導體組合件的方法。

背景技術

集成電路制造可包含在半導體材料表面上方且直接抵靠半導體材料表面制造特征(例如，導電柱)。在一些應用中，由于相鄰結構限制對此類半導體材料表面的接近，因此可能難以接近所述表面。例如，通過的數字線可能限制對待接近以在存儲器的制造期間與電荷存儲結構(例如，電容器)耦合的半導體表面的接近。難度隨集成程度提高而提高。而且，即使當可存取所述表面時，可能存在特征與表面的不良重疊及/或可能存在特征與表面的不良粘附。將期望開發克服與在半導體表面上方且直接抵靠半導體表面形成特征相關聯的至少一些困難的新制造方法。

附圖說明

圖1是實例DRAM單元的示意繪圖。

圖2是實例DRAM陣列的區的示意繪圖。

圖3是在實例DRAM陣列的制造期間的工藝階段的構造的區的圖解俯視圖。

圖4是圖3的構造的部分的圖解橫截面側視圖；且是沿著圖3的線A-A的視圖。

圖5是圖3的構造的部分的圖解橫截面側視圖。

圖6到8及10到11是在實例實施例的實例工藝階段的圖5的部分的圖解橫截面側視圖。

圖9是實例蝕刻策略的圖解繪圖。

圖12是圖10的構造區的放大視圖。

具體實施方式

一些實施例包含用于暴露半導體材料的區的方法。此類方法可使經暴露區的上表面改性以改善與隨后形成在所述區上方的額外材料的接觸。在一些實施例中，經暴露區作為延伸到電荷存儲裝置(例如，電容器)的互連件并入到集成存儲器中。一些實施例包含具有帶有經改性上表面的半導體材料的區的集成電路。參考圖1到12描述實例實施例。

參考圖1，說明實例DRAM(動態隨機存取存儲器)單元2。所述單元包含具有柵極5以及一對源極/漏極區7及9的FET(場效應晶體管)4。源極/漏極區7及9可被視為通過由柵極5強加的電場彼此門控地耦合。柵極與字線(即，存取線)W電耦合，源極/漏極區7與數字線(即，感測線、位線)DL電耦合，且源極/漏極區9與電容器(即，電荷存儲裝置)6電耦合。電容器6具有與源極/漏極區9耦合的一個節點，及與接地(或其它合適參考電壓)8耦合的另一節點。在操作中，存儲器單元2的存儲器狀態可對應于電容器6的電荷狀態。

DRAM單元2可為集成存儲器陣列內的多個基本上相同的存儲器單元中的一者(其中術語“基本上相同”表示所述單元在合理的制造及測量公差內相同)。圖2展示實例存儲器陣列10的區。所說明區包含字線(WL-1、WL-2、WL-3及WL-4)及數字線(DL-1、DL-2及DL-3)。

存儲器單元2成對布置，其中每一對存儲器單元共享數字線連接。