[發明專利]用于減少共端子晶體管中的串擾的布局

在審

• 申請號: 201880070783.7
• 申請日: 2018-11-09
• 公開（公告）號: CN111295754A
• 公開（公告）日: 2020-06-16
• 發明（設計）人: 維賈伊·克里希納穆爾蒂;阿比迪爾·拉赫曼;褚民;蘇阿爾普·阿拉斯
• 申請（專利權）人: 德州儀器公司
• 主分類號: H01L27/088
• 分類號: H01L27/088
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 林斯凱

微電子器件(100)具有公共端子晶體管(104)，所述公共端子晶體管具有兩個或更多個溝道(112，114)和在溝道(112，114)的相應區域中的感測晶體管(124，130)。溝道(112，114)和感測晶體管(124，130)共享半導體襯底(102)中的公共節點(106)。感測晶體管(124，130)被配置成用于提供表示通過對應溝道(112，114)的電流的感測電流。感測晶體管(124，130)被定位成使得溝道電流與對應的感測電流的比率具有小于目標值的串擾。形成微電子器件(100)的方法包括估計含公共端子晶體管(104)的公共節點(106)的半導體襯底(102)中的電位分布，和基于所估計的電位分布為感測晶體管(124，130)選擇位置。

技術領域

本發明總體上涉及微電子器件，并且更具體地涉及微電子器件中的共端子晶體管。

背景技術

廣泛使用的共端子晶體管是n溝道金屬氧化物半導體(NMOS)晶體管，其具有在n型半導體區域中的共漏極，和由單獨柵極控制的具有共端子晶體管的源極的兩個或更多個溝道。共端子NMOS晶體管可用于提供通過串聯連接到溝道的單獨負載的電流。共端子晶體管具有用于每個溝道的感測NMOS晶體管，以監測通過相應溝道的電流。期望使通過每個感測晶體管的電流代表通過相應溝道的電流并且獨立于通過其他溝道的電流，即，具有低串擾。這通常通過具有補償電路來實現，所述補償電路提供用于調節通過感測晶體管的電流的補償信號以減少串擾。所述補償電路增加了含共端子晶體管的微電子器件的面積，從而造成了不期望的制造成本增加。

發明內容

微電子器件具有共端子晶體管，所述共端子晶體管具有兩個或更多個溝道和在溝道的相應區域中的感測晶體管。溝道和感測晶體管共享半導體區域中的共節點。所述感測晶體管被配置成在操作電流范圍因數內提供表示通過對應溝道的電流的感測電流。所述感測晶體管被定位成使得溝道電流與對應感測電流的比率對通過其他溝道的電流的依賴性小于目標水平。可以在沒有提供用于調節一或多個感測電流以減少串擾的補償信號的補償電路的情況下實施微電子器件。形成微電子器件的方法包括估計含共端子晶體管的共節點的半導體區域中的電位分布，和基于所估計的電位分布為感測晶體管選擇位置。

附圖說明

圖1是具有共端子晶體管的示例性微電子器件的截面圖。

圖2是含共端子晶體管的示例性微電子器件的電路圖。

圖3是含共端子晶體管的示例性微電子器件的頂視圖。

圖4是示出共端子晶體管中的感測晶體管的串擾的圖表。

圖5是具有共端子晶體管的另一示例性微電子器件的截面圖。

圖6是形成含共端子晶體管的微電子器件的示例性方法的流程圖。

圖7是具有共端子晶體管的示例性微電子器件的視圖，描繪了流入和流出微電子器件的電流。

圖8是確定含共端子晶體管的微電子器件的第一感測位置和第二感測位置的示例性方法的流程圖。

具體實施方式

附圖未按比例繪制。示例性實施例不限于所示出的動作或事件的順序，因為一些動作或事件可以以不同的順序發生和/或與其他動作或事件同時發生。此外，一些示出的動作或事件對于實施根據示例性實施例的方法是任選的。