[發明專利]事務嵌套深度測試指令

有效

• 申請號: 201880060691.0
• 申請日: 2018-08-21
• 公開（公告）號: CN111108473B
• 公開（公告）日: 2023-10-27
• 發明（設計）人: 格里戈里奧斯·馬格克里斯;馬修·詹姆斯·霍斯內爾;斯蒂芬·迪斯特爾霍斯特
• 申請（專利權）人: ARM有限公司
• 主分類號: G06F9/38
• 分類號: G06F9/38;G06F9/30
• 代理公司: 北京東方億思知識產權代理有限責任公司 11258
• 代理人: 林強

在提供事務內存支持的系統中，提供事務嵌套深度測試指令以觸發處理電路系統4將至少一個狀態值根據事務嵌套深度設定為多個狀態中的一者，事務嵌套深度指示給定線程的已執行的事務開始指令(而對應事務保持為未中止且未提交)的數量，多個狀態包括在事務嵌套深度為1時所選定的第一狀態，以及在事務嵌套深度大于或小于1時所選定的至少一個另外的狀態。所支持的ISA實現至少一個狀態值以及對至少一個狀態值處于第一狀態的條件分支的設定，條件分支響應于單一事務嵌套深度測試指令與單一條件分支指令而被執行。

技術領域

本技術涉及數據處理的領域。更具體而言，本技術涉及事務內存(transactionalmemory)。

背景技術

數據處理系統可執行數個數據處理線程。有時，線程可需要存取共享資源，且數據處理操作的本質可使得一旦線程開始與共享資源交互，則可需要使用此資源原子地(atomically)完成一組操作，而同時沒有另一線程存取此資源。

用于處理此線程間沖突的一種技術，可為使用鎖(locks)來控制對于至少一個目標資源的專屬存取。例如，在一個線程開始存取特定地址區域中的數據時，線程可設定鎖變量以主張對于鎖的擁有權，且隨后在擁有鎖的線程具有對于鎖的擁有權的同時，檢查鎖變量的其他線程可確定鎖已被主張，且因此可不輸入與此地址區域交互的碼區段。這種基于鎖式的作法可被看作是悲觀的，因為每一線程預設為假定此無法輸入存取共享資源的碼區段，因為可發生與另一線程的沖突，除非此線程具有對鎖的擁有權而確保不會發生沖突。然而，鎖識別器時常可控制對于數個資源(例如一地址范圍)的專屬存取，且因此不保證在一個線程正存取此鎖變量保護的資源組內的特定資源時，另一線程將無疑地存取相同資源。因此，在線程之間很少發生沖突的情況下，基于鎖式的作法可造成性能損失，因為線程可不必要地在輸入使用共享資源的關鍵碼區段之前等待鎖被釋放。

較樂觀的用于處理存取共享資源的線程之間的沖突的作法，可為使用事務內存支持。數據處理系統可具有電路系統以由處理電路系統支持在數據處理線程內執行事務。事務可為在事務開始指令與事務結束指令之間執行的線程事務，事務開始指令標示事務的開頭，事務結束指令標示事務的結尾。在事務開始指令與事務結束指令之間，處理電路系統可推測性地執行中介指令，并防止這些經推測性地執行的指令的結果的提交(commitment)，直到到達事務結束指令為止。事務開始指令執行之后(但在到達事務結束指令之前)中止事件的發生，可造成事務中止且推測性指令被舍棄。可存在數種原因以中止事務，但一種原因可為檢測到與由另一線程進行的內存存取發生沖突。因此，通過此作法，每一線程可樂觀地開始執行關鍵碼區段，假定將不會發生與其他線程的沖突，且若到達關鍵區段的結尾而沒有檢測到任何沖突，則事務結果可被提交。在很少發生沖突的情況下，使用事務內存支持可改良性能，通過允許更多線程同時處理他們的關鍵碼區段。

發明內容

至少一些示例提供一種設備，包括：

指令解碼器，該指令解碼器用于解碼指令；以及

處理電路系統，該處理電路系統用于響應于指令解碼器解碼的指令而執行數據處理，該處理電路系統包括事務內存支持電路系統以支持處理電路系統的數據處理線程內的事務的執行，該事務包括在事務開始指令與事務結束指令之間推測性地執行的線程的指令，該處理電路系統被配置為防止該事務的推測性地執行的指令的結果的提交，直到到達該事務結束指令為止，且該處理電路系統被配置為在于到達該事務結束指令之前發生中止事件時中止該事務的處理；

其中響應于該指令解碼器對事務嵌套深度測試指令的解碼，該處理電路系統被配置為將至少一個狀態值設定為根據事務嵌套深度所選定的多個狀態中的一者，該事務嵌套深度指示給定線程的已執行的事務開始指令(而對應事務保持為未中止且未提交)的數量，所述多個狀態包括在事務嵌套深度等于大于零的預定數字時所選定的第一狀態，以及在事務嵌套深度大于或小于預定數字時所選定的至少一個另外的狀態；以及