[發明專利]事務嵌套深度測試指令

有效

• 申請號: 201880060691.0
• 申請日: 2018-08-21
• 公開（公告）號: CN111108473B
• 公開（公告）日: 2023-10-27
• 發明（設計）人: 格里戈里奧斯·馬格克里斯;馬修·詹姆斯·霍斯內爾;斯蒂芬·迪斯特爾霍斯特
• 申請（專利權）人: ARM有限公司
• 主分類號: G06F9/38
• 分類號: G06F9/38;G06F9/30
• 代理公司: 北京東方億思知識產權代理有限責任公司 11258
• 代理人: 林強

1.一種設備，包括：

指令解碼器，所述指令解碼器用于解碼指令；以及

處理電路系統，所述處理電路系統用于響應于由所述指令解碼器解碼的所述指令而執行數據處理，所述處理電路系統包括事務內存支持電路系統以支持由所述處理電路系統執行數據處理線程內的事務，所述事務包括在事務開始指令與事務結束指令之間推測性地執行的線程的指令，對此所述處理電路系統被配置為防止提交所述事務的推測性地執行的指令的結果，直到到達所述事務結束指令為止，并且所述處理電路系統被配置為在于到達所述事務結束指令之前發生中止事件時中止所述事務的處理；

其中，響應于由所述指令解碼器對事務嵌套深度測試指令的解碼，所述處理電路系統被配置為將至少一個狀態值設定為根據事務嵌套深度所選定的多個狀態中的一者，所述事務嵌套深度指示給定線程的已執行的事務開始指令的數量，對此對應事務保持為未中止且未提交的，所述多個狀態包括在所述事務嵌套深度等于大于零的預定數字時所選定的第一狀態，以及在所述事務嵌套深度大于或小于所述預定數字時所選定的至少一個另外的狀態；并且

所述指令解碼器被配置為：響應于單一事務嵌套深度測試指令接續單一條件分支指令，支持包括實現所述指令解碼器的至少一種類型的條件分支指令的指令集架構，以控制所述處理電路系統根據所述事務嵌套深度設定至少一個狀態值，并且針對所述至少一個狀態值處于所述第一狀態而執行條件分支。

2.根據權利要求1所述的設備，其中，所述預定數字為1。

3.根據權利要求1和2中任一項所述的設備，其中，所述至少一個另外的狀態包括：

第二狀態，所述第二狀態在所述事務嵌套深度小于所述預定數字時被選定；以及

第三狀態，所述第三狀態在所述事務嵌套深度大于所述預定數字時被選定。

4.根據權利要求3所述的設備，其中，所述指令集架構包括一種或更多種類型的條件分支指令，所述條件分支指令使得所述指令解碼器能夠：響應于單一事務嵌套深度測試指令接續單一條件分支指令，控制所述處理電路系統以根據所述事務嵌套深度設定所述至少一個狀態值，并且對處于所述多個狀態的目標狀態中的所述至少一個狀態值執行條件分支，而不論所述目標狀態是所述第一狀態、所述第二狀態還是所述第三狀態。

5.根據前述權利要求中任一項所述的設備，包括條件狀態存儲元件以存儲至少一個條件狀態值，所述至少一個條件狀態值指示先前執行指令的處理結果的至少一個性質；

其中，響應于由所述指令解碼器解碼所述事務嵌套深度測試指令，所述處理電路系統被配置為設定所述至少一個條件狀態值以對應于將所述事務嵌套深度與所述預定數字比較的結果。

6.根據權利要求5所述的設備，其中，響應于由所述指令解碼器對條件狀態相關條件分支指令進行解碼從而指定測試條件，所述處理電路系統被配置為：針對存儲在所述條件狀態存儲元件中的所述至少一個條件狀態值是否滿足所述測試條件而執行所述條件分支。

7.根據權利要求5和6中任一項所述的設備，包括多個通用寄存器以存儲用于指令的運算符；

其中，響應于由所述指令解碼器解碼所述事務嵌套深度測試指令，所述處理電路系統被配置為將代表所述事務嵌套深度的事務嵌套深度值寫入由所述事務嵌套深度測試指令指定的通用寄存器。

8.根據權利要求1至4中任一項所述的設備，包括多個通用寄存器以存儲用于指令的運算符，

其中，響應于由所述指令解碼器解碼所述事務嵌套深度測試指令，所述處理電路系統被配置為將所述至少一個狀態值寫入由所述事務嵌套深度測試指令指定的通用寄存器。

9.根據權利要求1至4和8中任一項所述的設備，其中，在所述第一狀態中，所述至少一個狀態值具有以下各項中的一者：

第一編碼，其中，所有位等于0；

第二編碼，其中，第一預定位等于1，并且第二預定位等于0；以及

第三編碼，其中，所述第一預定位等于0，并且所述第二預定位等于1。