[發明專利]半導體元件基板的制造方法

在審

• 申請號: 201880033474.2
• 申請日: 2018-06-29
• 公開（公告）號: CN110663097A
• 公開（公告）日: 2020-01-07
• 發明（設計）人: 加藤光治
• 申請（專利權）人: X-VI株式會社
• 主分類號: H01L21/02
• 分類號: H01L21/02;H01L21/20;H01L21/265;H01L21/336;H01L27/12;H01L29/12;H01L29/78
• 代理公司: 11277 北京林達劉知識產權代理事務所(普通合伙)
• 代理人: 劉新宇;張會華

本發明的半導體元件基板的制造方法包含以下工序：薄膜形成工序，在該薄膜形成工序中，在第1臨時基板(42)上形成分離用薄膜層(45)；基板形成工序，在該基板形成工序中，在分離用薄膜層上形成由第2半導體材料的單晶或多晶構成的預定厚度的支承層(61、6)且在支承層上形成由第3半導體材料的單晶構成的第2薄膜層(80)；元件形成工序，在該元件形成工序中，在第2薄膜層形成半導體元件(9)；以及臨時基板去除工序，在該臨時基板去除工序中，以分離用薄膜層為界來去除第1臨時基板，由此得到在支承層上具有形成有半導體元件的第2薄膜層的半導體元件基板(10)。

技術領域

本發明涉及一種半導體元件基板的制造方法。詳細而言，涉及一種在寬帶隙的化合物半導體層形成半導體元件且使該化合物半導體層的支承層為最佳厚度的半導體元件基板的制造方法。

背景技術

作為高電壓用途的半導體元件的基板，帶隙寬度較大的碳化硅(SiC)半導體基板受到關注。圖21表示由SiC構成的通常的縱向結構的MOSFET(100)的截面構造。在元件用支承基板110上通過外延生長形成有元件用單晶層120，在該元件用單晶層120的區域形成源極101、漏極102以及柵極103。源極101與漏極102之間的電流的導通和切斷由柵極103控制。導通時的漏極電流i在漏極102與形成在元件用支承基板110的底面的漏極電極104之間流動。

元件用支承基板110是供電流沿縱向(圖中的上下方向)流動的區域，設為20mΩ·cm以下的低電阻率。另一方面，元件用單晶層120需要高電壓的耐壓，因此設為比元件用支承基板110的電阻率高2個數量級～3個數量級的電阻率。關于元件用支承基板110的厚度，為了防止單晶基板在處理時產生裂紋、翹曲等，另外為了共用Si半導體和制造設備，在6英寸基板的情況下，將元件用支承基板110的厚度設為350μm左右。元件用單晶層120通過外延生長而形成在元件用支承基板110上，因此元件用單晶層120的結晶性依賴于成為基底的元件用支承基板110。因此，元件用支承基板110的SiC的結晶品質變得重要。

SiC是由晶格常數不同的碳和硅形成的化合物，因此在元件基板經常產生結晶缺陷。尤其在功率元件用途中，結晶缺陷是致命的，因此為了減少結晶缺陷而進行了各種處理，但相應地元件基板的成本增加了。因此，作為外延生長的元件用單晶層120的基底的元件用支承基板110的結晶缺陷的減少與成本的降低這兩者的兼顧成為課題。另外，在圖21所示那樣的縱向結構的情況下，為了使電流沿縱向流動，元件用支承基板110需要降低電阻率，因此添加高濃度的氮而成為N型半導體。但是，存在因高濃度的氮而導致結晶缺陷增加這樣的問題。另外，為了提高結晶品質，需要使結晶生長低速進行，從而導致成本上升。

為了減少結晶缺陷和降低成本，公知有將結晶性良好的單晶層接合于低成本的多晶基板上的方法。例如有如下的基板制造方法：在多晶SiC支承體上蒸鍍非晶硅，接合該多晶SiC支承體與單晶SiC基板，通過直接鍵合而一體化(參照專利文獻1)。另外，也有采用使用了FAB槍(Fast Atomic Gun，快原子槍)的表面活性化方法進行基板的貼合的例子(參照專利文獻2)。其是如下那樣的方法：為了貼合兩張半導體層，對各半導體層的表面照射氬等非活性的雜質而暫時非晶質化，通過接合兩張半導體層之后的熱處理而再結晶化。采用該方法，確認在兩張半導體層的貼合界面處，在原子級別上具有連續性。

根據上述見解，也考慮通過接合不論結晶性的、便宜的多晶基板與結晶性良好的單晶基板接合，來形成便宜且結晶性良好的基板。

但是，那樣的基板具有接合界面，因此，即使在局部存在接合缺陷時，也會導致元件的成品率下降。若為了進行無缺陷的接合而進行用于提高兩個基板的表面的平坦度的研磨，則存在導致研磨成本昂貴這樣的問題。另外，難以消除存在于接合界面的各種原子成分、因貼合裝置等而產生的微粒的卷入。通過接合來形成元件基板的方法的最大問題在于，接合界面存在于最終的半導體基板。