[發(fā)明專利]使用端點臨界傳感器電路估計時序馳豫有效
| 申請?zhí)枺?/td> | 201880025775.0 | 申請日： | 2018-02-26 |
| 公開（公告）號： | CN110520745B | 公開（公告）日： | 2022-06-14 |
| 發(fā)明（設(shè)計）人： | R·M·庫茨;S·S·T·扎伊努恩;P·I·彭澤斯 | 申請（專利權(quán)）人： | 高通股份有限公司 |
| 主分類號： | G01R31/317 | 分類號： | G01R31/317;G01R31/3193;G06F11/07;H03K5/04 |
| 代理公司： | 北京市金杜律師事務(wù)所 11256 | 代理人： | 傅遠 |
| 地址： | 美國加利*** | 國省代碼： | 暫無信息 |
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| 摘要： | |||
| 搜索關(guān)鍵詞： | 使用 端點 臨界 傳感器 電路 估計 時序 | ||
1.一種用于估計芯片上的時序馳豫的電路裝置，所述電路包括：
連接件，用于接收被包括在所述芯片上的邏輯門的數(shù)據(jù)信號和時鐘信號；
至少一個緩沖器單元，被配置為通過使所述數(shù)據(jù)信號延遲多于所述時鐘信號來偏斜所述數(shù)據(jù)信號和所述時鐘信號；
至少一個誤差電路，被耦合到所述至少一個緩沖器單元中的相應(yīng)緩沖器單元，并且被配置為：對于所述相應(yīng)緩沖器單元，通過比較從所述相應(yīng)緩沖器單元輸出的延遲數(shù)據(jù)信號與附加數(shù)據(jù)信號來確定數(shù)據(jù)誤差是否已經(jīng)發(fā)生，所述附加數(shù)據(jù)信號被延遲少于從所述相應(yīng)緩沖器單元輸出的所述延遲數(shù)據(jù)信號；
至少一個數(shù)據(jù)收集電路，被耦合到所述至少一個誤差電路中的相應(yīng)誤差電路，并且被配置為：基于對所述相應(yīng)緩沖器單元的所述數(shù)據(jù)誤差的所述確定，來計算所述相應(yīng)緩沖器單元的相應(yīng)誤差指示符；以及
馳豫估計器電路，被配置為接收每個誤差指示符，并且基于所述每個誤差指示符來估計所述邏輯門的所述數(shù)據(jù)信號和所述時鐘信號之間的時序馳豫量。
2.根據(jù)權(quán)利要求1所述的電路裝置，其中所述至少一個緩沖器單元包括多個緩沖器單元，并且對于所述多個緩沖器單元中的至少一個緩沖器單元，所述附加數(shù)據(jù)信號是從所述多個緩沖器單元中的另一緩沖器單元輸出的延遲數(shù)據(jù)信號。
3.根據(jù)權(quán)利要求1所述的電路裝置，其中所述至少一個緩沖器單元中的每個緩沖器單元包括用于延遲所述數(shù)據(jù)信號的第一緩沖器和用于延遲所述時鐘信號的第二緩沖器，并且所述第一緩沖器和所述第二緩沖器具有相同的閾值電壓。
4.根據(jù)權(quán)利要求1所述的電路裝置，其中所述至少一個緩沖器單元中的每個緩沖器單元包括與所述邏輯門相同類型的觸發(fā)器。
5.根據(jù)權(quán)利要求1所述的電路裝置，其中所述至少一個緩沖器單元包括多個緩沖器單元，并且所述緩沖器單元中的至少兩個緩沖器單元包括彼此不同的所述數(shù)據(jù)信號的延遲量。
6.根據(jù)權(quán)利要求1所述的電路裝置，其中當(dāng)所述芯片正在非測試模式下操作時，所述電路操作。
7.根據(jù)權(quán)利要求1所述的電路裝置，其中當(dāng)所述電路正在操作時，所述時鐘信號的頻率不被改變。
8.根據(jù)權(quán)利要求1所述的電路裝置，其中所述至少一個誤差電路中的每個誤差電路包括異或邏輯門，以確定所述數(shù)據(jù)誤差是否已經(jīng)發(fā)生。
9.根據(jù)權(quán)利要求1所述的電路裝置，其中與每個緩沖器單元相對應(yīng)的相應(yīng)數(shù)據(jù)收集電路包括實現(xiàn)相應(yīng)粘結(jié)位的電路，并且每個緩沖器單元的所述相應(yīng)誤差指示符是每個緩沖器單元的所述相應(yīng)粘結(jié)位的狀態(tài)。
10.根據(jù)權(quán)利要求1所述的電路裝置，其中與每個緩沖器單元相對應(yīng)的相應(yīng)數(shù)據(jù)收集電路包括相應(yīng)累加器電路，所述累加器電路累加每個緩沖器單元的確定的數(shù)據(jù)誤差，并且每個緩沖器單元的所述相應(yīng)誤差指示符基于每個緩沖器單元的所述相應(yīng)累加器的值。
11.根據(jù)權(quán)利要求1所述的電路裝置，其中所述至少一個緩沖器單元包括多個緩沖器單元，所述多個緩沖器單元各自延遲所述數(shù)據(jù)信號和所述時鐘信號，并且所估計的時序馳豫量基于從所述邏輯門到所述多個緩沖器單元中的具有到所述邏輯門的最小延遲并且針對其確定數(shù)據(jù)誤差的緩沖器單元的延遲。
12.根據(jù)權(quán)利要求1所述的電路裝置，其中所述邏輯門是所述芯片上的端點，所述端點先前被確定為對時序馳豫敏感。
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