[發明專利]微型計算機

有效

• 申請號: 201880021379.0
• 申請日: 2018-01-25
• 公開（公告）號: CN110462603B
• 公開（公告）日: 2023-09-22
• 發明（設計）人: 山下達也;山田健二
• 申請（專利權）人: 株式會社電裝
• 主分類號: G06F15/78
• 分類號: G06F15/78
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 呂文卓

第一及第二CPU將同一控制程序并行執行。寫入控制部對第一或第二CPU的寫入訪問進行控制，判定部將第一及第二CPU的輸出進行比較。通過寫入控制部向寫入對象部進行數據的寫入。寫入控制部如果第一及第二CPU的數據的寫入目的地是寫入對象部則對第一及第二CPU輸出寫入響應信號，判定部如果通過第一及第二CPU輸出的數據不一致則向寫入控制部輸出異常判定信號。寫入控制部將通過第一及第二CPU輸出的數據的寫入目的地是寫入對象部并且沒有被輸入異常判定信號作為條件而向寫入對象部寫入數據。

相關申請的相互參照

本申請基于2017年3月28日提出的日本專利申請第2017－62849號，這里援引其記載內容。

技術領域

本發明涉及通過利用兩個CPU使處理2重化從而進行異常監視的鎖步(lock?step)方式的微型計算機。

背景技術

作為采用鎖步方式的電子控制裝置的一例，在專利文獻1中，兩個處理器核10、12分別經由專用的路徑對切換裝置30進行訪問。并且，切換裝置30對處理器核10或12指示處理的切換。

現有技術文獻

專利文獻

專利文獻1:日本專利第5978873號公報

但是，如專利文獻1那樣使用專用路徑的情況下，需要使CPU成為與之對應的結構，所以無法使用通用的CPU。另一方面，在將切換裝置與通用總線連接的情況下，如果兩個CPU訪問相同的地址，則各CPU所寫入的數據不再能夠獨立地保持。此外，如果使兩個CPU訪問不同地址則能夠將上述數據獨立地保持，但有需要多次訪問的問題。

發明內容

本發明的目的在于，提供能夠使用通用的CPU有效率地實現鎖步方式的微型計算機。

根據本發明的一個方案，第一及第二CPU將同一控制程序并行執行。寫入控制部對第一或第二CPU的寫入訪問進行控制，判定部對第一及第二CPU的輸出進行比較。向寫入對象部，通過寫入控制部進行數據的寫入。

寫入控制部如果第一及第二CPU的數據的寫入目的地是寫入對象部，則對第一及第二CPU輸出寫入響應信號，判定部如果通過第一及第二CPU輸出的數據不一致則向寫入控制部輸出異常判定信號。并且，寫入控制部將通過第一及第二CPU輸出的數據的寫入目的地是寫入對象部并且異常判定信號沒有被輸入作為條件而向寫入對象部寫入數據。

即，對寫入對象部的數據的寫入通過兩個CPU的鎖步方式并且經由寫入控制部進行。并且，可以僅某一方的CPU經由系統總線而與寫入控制部連接，關于另一方的CPU，至少數據寫入用的路徑與判定部直接連接即可。因而，在系統總線上不會發生兩個CPU的競合。此外，寫入控制部如果數據的寫入目的地是寫入對象部則對兩CPU立即輸出寫入響應信號，所以CPU不會成為執行等待狀態。因而，能夠不降低CPU的處理效率地實現鎖步方式。

附圖說明

本發明的上述目的及其他目的、特征及優點通過參照附圖的下述詳細記載會更加明確。

圖1是表示第一實施方式中的微型計算機的主要部分的結構的功能框圖。

圖2是表示寫入控制部的結構的功能框圖。

圖3是正常動作時的時序圖。

圖4是異常動作時的時序圖。

圖5是表示第2實施方式中的微型計算機的主要部分的結構的功能框圖。

圖6是正常動作時的時序圖。

圖7是異常動作時的時序圖。

圖8是表示第3實施方式中的微型計算機的主要部分的結構的功能框圖。