[實用新型]一種SDR平臺的數字信號處理裝置

有效

• 申請號: 201822099544.4
• 申請日: 2018-12-14
• 公開（公告）號: CN208607662U
• 公開（公告）日: 2019-03-15
• 發明（設計）人: 王曉曦;陳彬
• 申請（專利權）人: 成都定為電子技術有限公司
• 主分類號: G06F15/78
• 分類號: G06F15/78
• 代理公司: 成都巾幗知識產權代理有限公司 51260
• 代理人: 邢偉

1.一種SDR平臺的數字信號處理裝置，其特征在于：包括第一FPGA芯片和第二FPGA芯片，所述第一FPGA芯片和第二FPGA芯片連接；

所述第一FPGA芯片上連接有第一JTAG接口、第一PROM、第一DDR3存儲模塊和第一FMC連接器；所述第二FPGA芯片上連接有第二JTAG接口、第二PROM、第二FMC連接器和第三FMC連接器。

2.根據權利要求1所述的一種SDR平臺的數字信號處理裝置，其特征在于：所述第一FPGA芯片和第二FPGA芯片之間同時通過GTX總線和LVDS總線連接。

3.根據權利要求1所述的一種SDR平臺的數字信號處理裝置，其特征在于：所述第一PROM與第一FPGA芯片之間通過SPI總線連接。

4.根據權利要求1所述的一種SDR平臺的數字信號處理裝置，其特征在于：所述第二PROM與第二FPGA芯片之間通過SPI總線連接。

5.根據權利要求1所述的一種SDR平臺的數字信號處理裝置，其特征在于：所述第一FMC連接器和第二FMC連接器均為FMC標準的HPC連接器。

6.根據權利要求1所述的一種SDR平臺的數字信號處理裝置，其特征在于：所述第三FMC連接器為FMC標準的LPC連接器。

7.根據權利要求1所述的一種SDR平臺的數字信號處理裝置，其特征在于：所述數字信號處理裝置還包括第一以太網模塊和USB接口，所述第一以太網模塊和USB接口均與第一FPGA芯片連接。

8.根據權利要求1所述的一種SDR平臺的數字信號處理裝置，其特征在于：所述數字信號處理裝置還包括第二以太網模塊和IO總線接口J5，所述第二以太網模塊和IO總線接口J5均與第二FPGA芯片連接。

9.根據權利要求1所述的一種SDR平臺的數字信號處理裝置，其特征在于：所述數字信號處理裝置還包括外供時鐘接口、隨路時鐘接口、板載OCXO時鐘和時鐘分配網絡，所述時鐘分配網絡的輸入端與外供時鐘接口、隨機時鐘接口和板載OCXO時鐘連接，時鐘分配網絡的輸出端分別與第一FPGA芯片、第二FPGA芯片、第一FMC連接器、第二FMC連接器和第三FMC連接器連接。

10.根據權利要求9所述的一種SDR平臺的數字信號處理裝置，其特征在于：所述時鐘分配網絡包括時鐘選擇模塊和功分器，所述時鐘選擇模塊的輸入端分別與外供時鐘接口、隨路時鐘接口和板載OCXO時鐘連接，時鐘選擇模塊的輸出端與功分器連接，所述功分器的輸出端分別與第一FPGA芯片、第二FPGA芯片、第一FMC連接器、第二FMC連接器和第三FMC連接器連接。