[實(shí)用新型]基于標(biāo)準(zhǔn)CMOS工藝的單層多晶結(jié)構(gòu)EEPROM

有效

• 申請?zhí)枺?/td>: 201822000674.8
• 申請日: 2018-11-30
• 公開（公告）號: CN208970510U
• 公開（公告）日: 2019-06-11
• 發(fā)明（設(shè)計(jì)）人: 齊敏;孫泉;宋培瀅
• 申請（專利權(quán)）人: 江蘇集萃微納自動化系統(tǒng)與裝備技術(shù)研究所有限公司
• 主分類號: H01L27/112
• 分類號: H01L27/112
• 代理公司: 蘇州市中南偉業(yè)知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 32257
• 代理人: 徐洋洋

本實(shí)用新型公開了一種單層多晶結(jié)構(gòu)EEPROM，包括P型硅基材、均設(shè)置在P型硅基材的第一N型阱和第二N型阱，以及耦合電容管和PMOS晶體管；耦合電容管包括第一浮柵、耦合電容端和第一柵氧化層，耦合電容端和第一柵氧化層均設(shè)置在第一N型阱上，第一浮柵設(shè)置在第一柵氧化層上；PMOS晶體管包括第二浮柵、均設(shè)置在第二N型阱上的P⁺源極摻雜區(qū)、P⁺漏極摻雜區(qū)、N⁺襯底摻雜區(qū)和第二柵氧化層，第二浮柵設(shè)置在第二柵氧化層上；第二浮柵通過浮柵導(dǎo)電連接第一浮柵。本實(shí)用新型的單層多晶結(jié)構(gòu)EEPROM，通過改進(jìn)EEPROM的結(jié)構(gòu)，使之能夠承受擦除時的操作電壓，與此同時能夠基于標(biāo)準(zhǔn)CMOS工藝生產(chǎn)，而不僅僅只局限于某些特定工藝，改善單層多晶結(jié)構(gòu)EEPROM的兼容性，利于降低制造成本。

技術(shù)領(lǐng)域

本實(shí)用新型屬于半導(dǎo)體存儲技術(shù)領(lǐng)域，具體涉及一種基于標(biāo)準(zhǔn)CMOS工藝的單層多晶結(jié)構(gòu)EEPROM。

背景技術(shù)

電可擦除可編程只讀存儲器(Electrically Erasable Programmable Read-OnlyMemory，簡稱“EEPROM”)具有擦寫可逆、擦寫速度快、掉電后數(shù)據(jù)不丟失的性能，廣泛應(yīng)用于嵌入式存儲器、物聯(lián)網(wǎng)等領(lǐng)域。

如圖1所示，為傳統(tǒng)單層多晶結(jié)構(gòu)EEPROM存儲器的電路圖，圖2所示為圖1所示EEPROM存儲器的剖面示意圖。其存儲單元采用NMOS管和PMOS管組成，PMOS管用作耦合電容管，NMOS管用作隧道管和讀出管，PMOS管設(shè)置在N型阱上，N型阱設(shè)置在P型硅基材上，NMOS管設(shè)置在P型硅基材上。PMOS管和NMOS管的柵極相連作為EEPROM的浮柵，PMOS管的N⁺摻雜區(qū)和兩個P⁺摻雜區(qū)連接形成耦合電容端(C端)；NMOS管的P⁺摻雜區(qū)接地，一個N⁺摻雜區(qū)形成漏端，一個N⁺摻雜區(qū)形成源端。傳統(tǒng)單層多晶結(jié)構(gòu)EEPROM存儲器在執(zhí)行擦除操作時，PMOS管的耦合電容端(C端)加低電壓(0V)，NMOS管的源端(S端)和漏端(D端)加高壓(10～15V)，P型硅基材(Psub)接地(0V)。對于特定工藝來說，這種結(jié)構(gòu)的EEPROM可以正常工作，但在一些工藝中，NMOS管的N⁺源端和P型硅基材、以及N⁺漏端和P型硅基材形成的二極管不能承受高壓，導(dǎo)致這種結(jié)構(gòu)的EEPROM在實(shí)際應(yīng)用過程中具有局限性。

發(fā)明內(nèi)容

本實(shí)用新型要解決的技術(shù)問題是提供一種單層多晶結(jié)構(gòu)EEPROM，通過改進(jìn)EEPROM的結(jié)構(gòu)，使之能夠承受擦除時的操作電壓，與此同時能夠基于標(biāo)準(zhǔn)CMOS工藝生產(chǎn)，而不僅僅只局限于某些特定工藝，改善單層多晶結(jié)構(gòu)EEPROM的兼容性，利于降低制造成本。

為了解決上述技術(shù)問題，本實(shí)用新型提供了一種基于標(biāo)準(zhǔn)CMOS工藝的單層多晶結(jié)構(gòu)EEPROM，包括，

P型硅基材；

第一N型阱，其設(shè)置在所述P型硅基材上；

第二N型阱，其設(shè)置在所述P型硅基材上；

耦合電容管，其包括第一浮柵、耦合電容端和第一柵氧化層，所述耦合電容端和第一柵氧化層均設(shè)置在所述第一N型阱上，所述第一浮柵設(shè)置在所述第一柵氧化層上；

PMOS晶體管，其用作所述EEPROM的隧道管和讀出管；其包括第二浮柵、P⁺源極摻雜區(qū)、P⁺漏極摻雜區(qū)、N⁺襯底摻雜區(qū)和第二柵氧化層；所述P⁺源極摻雜區(qū)、P⁺漏極摻雜區(qū)、N⁺襯底摻雜區(qū)和第二柵氧化層均設(shè)置在所述第二N型阱上，所述第二浮柵設(shè)置在第二柵氧化層上；所述第二浮柵通過浮柵導(dǎo)電連接所述第一浮柵。