[實用新型]基于標準CMOS工藝的單層多晶結構EEPROM

有效

• 申請號: 201822000674.8
• 申請日: 2018-11-30
• 公開（公告）號: CN208970510U
• 公開（公告）日: 2019-06-11
• 發明（設計）人: 齊敏;孫泉;宋培瀅
• 申請（專利權）人: 江蘇集萃微納自動化系統與裝備技術研究所有限公司
• 主分類號: H01L27/112
• 分類號: H01L27/112
• 代理公司: 蘇州市中南偉業知識產權代理事務所(普通合伙) 32257
• 代理人: 徐洋洋

1.一種基于標準CMOS工藝的單層多晶結構EEPROM，其特征在于：包括，

P型硅基材；

第一N型阱，其設置在所述P型硅基材上；

第二N型阱，其設置在所述P型硅基材上；

耦合電容管，其包括第一浮柵、耦合電容端和第一柵氧化層，所述耦合電容端和第一柵氧化層均設置在所述第一N型阱上，所述第一浮柵設置在所述第一柵氧化層上；

PMOS晶體管，其用作所述EEPROM的隧道管和讀出管；其包括第二浮柵、P⁺源極摻雜區、P⁺漏極摻雜區、N⁺襯底摻雜區和第二柵氧化層；所述P⁺源極摻雜區、P⁺漏極摻雜區、N⁺襯底摻雜區和第二柵氧化層均設置在所述第二N型阱上，所述第二浮柵設置在第二柵氧化層上；所述第二浮柵通過浮柵導電連接所述第一浮柵。

2.如權利要求1所述的基于標準CMOS工藝的單層多晶結構EEPROM，其特征在于：所述耦合電容管為PMOS晶體管，其包括均設置在所述第一N型阱上的N⁺摻雜區和兩個第一P⁺摻雜區，所述N⁺摻雜區和兩個第一P⁺摻雜區導電連接形成所述耦合電容端。

3.如權利要求1所述的基于標準CMOS工藝的單層多晶結構EEPROM，其特征在于：所述P型硅基材上位于第一N型阱和第二N型阱之間設有第二P⁺摻雜區。

4.如權利要求1所述的基于標準CMOS工藝的單層多晶結構EEPROM，其特征在于：所述浮柵、第一浮柵和第二浮柵均為單層多晶硅結構。

5.如權利要求1所述的基于標準CMOS工藝的單層多晶結構EEPROM，其特征在于：所述第一浮柵和第二浮柵通過浮柵導電連接，使得所述第一柵氧化層形成的第一柵氧化層電容和所述第二柵氧化層形成的第二柵氧化層電容串聯；所述耦合電容管的耦合系數為第一柵氧化層電容與第二柵氧化層電容的比值。

6.如權利要求5所述的基于標準CMOS工藝的單層多晶結構EEPROM，其特征在于：所述耦合電容管的耦合系數為5～15。