[實用新型]基于FPGA芯片的通用I/O測試裝置

有效

• 申請號: 201821917851.2
• 申請日: 2018-11-20
• 公開（公告）號: CN209247916U
• 公開（公告）日: 2019-08-13
• 發明（設計）人: 吳彬;王永超;張興堂;夏朋浩;張吉遠;孫成寬;王文俊
• 申請（專利權）人: 中國船舶重工集團公司第七一六研究所
• 主分類號: G01R31/00
• 分類號: G01R31/00
• 代理公司: 南京理工大學專利中心 32203
• 代理人: 陳鵬

本實用新型公開了一種基于FPGA芯片的通用I/O測試裝置，包括FPGA芯片、撥碼開關、電平轉換電路、DB15公頭；所述撥碼開關、電平轉換電路與FPGA芯片連接，DB15公頭與電平轉換電路連接；撥碼開關用于選擇FPGA芯片I/O信號的頻率和脈寬，并產生電平控制信號，電平轉換電路實現電平轉換，DB15公頭為對外通信接口。本實用新型可適用更廣泛的I/O信號測試，成本較低，可同時進行多通道的I/O測試，提高I/O測試效率。

技術領域

本實用新型涉及I/O測試技術，具體涉及一種基于FPGA芯片的通用I/O測試裝置。

背景技術

設備間或模塊間可選擇的通信接口正在向總線化和高速化發展，通用的I/O接口由于其實現簡單、方便快捷，可以滿足特定信息傳輸的需求，仍具有較強的生命力。

I/O測試需要外部輸入某種特定電壓、特定脈寬和頻率的信號波形，在研制階段通常采用信號發生器來實現，但是批產后，由于信號發生器價格昂貴，路數少，且設置繁瑣，設置錯誤又會引起產品質量問題，使用信號發生器進行I/O測試的弊端就突顯出來。

實用新型內容

本實用新型的目的在于提供一種基于FPGA芯片的通用I/O測試裝置，以提高I/O測試效率，消除傳統信號發生器測試成本高、測試路數有限、設置繁瑣和設置錯誤后引起產品質量問題的缺陷。

實現本實用新型目的的技術解決方案為：一種基于FPGA芯片的通用I/O測試裝置，包括FPGA芯片、撥碼開關、電平轉換電路和DB15公頭；

所述撥碼開關、電平轉換電路與FPGA芯片連接，DB15公頭與電平轉換電路連接；撥碼開關用于選擇FPGA芯片I/O信號的頻率和脈寬，并產生電平控制信號，電平轉換電路實現電平轉換，DB15公頭為對外通信接口。

與現有技術相比，本實用新型的有益效果為：(1)可適用更廣泛的I/O信號測試；(2)可低成本的建立I/O測試環境；(3)可同時進行多通道的I/O測試，提高I/O測試效率。

下面結合附圖對本實用新型作進一步詳細的描述。

附圖說明

圖1為本實用新型的基于FPGA芯片的通用I/O測試裝置的原理框圖。

圖2為電平轉換的電路圖。

具體實施方式

如圖1所示，一種基于FPGA芯片的通用I/O測試裝置，包括FPGA芯片、撥碼開關、電平轉換電路和DB15公頭；

所述撥碼開關、電平轉換電路與FPGA芯片連接，DB15公頭與電平轉換電路連接；撥碼開關用于選擇FPGA芯片I/O信號的頻率和脈寬，并產生電平控制信號，電平轉換電路實現電平轉換，DB15公頭為對外通信接口。

如圖2所示，電平轉換電路包括光耦、次級電路和繼電器，I/O信號通過光耦傳輸至次級電路，電平控制信號通過繼電器選擇3.3V、5V、12V或24V接入次級電路的集電極端。

所述FPGA芯片采用Altera公司的FPGA芯片EP2C35F672I8N，信號頻率和電壓均可通過撥碼開關確定。

外部33MHz的頻率在FPGA內分成500Hz、1KHz、2KHz、4KHz、8KHz、1MHz頻率，占空比30％、50％和70％可選，通過撥碼開關控制頻率的占空比、頻率值的輸出。

DB15公頭與待測試設備I/O調試線纜DB15母頭要遵循相同的信號定義。

下面結合實施例對本實用新型進行詳細說明。

實施例