[實用新型]一種存儲芯片三維封裝結構

有效

• 申請號: 201821900587.1
• 申請日: 2018-11-16
• 公開（公告）號: CN208904012U
• 公開（公告）日: 2019-05-24
• 發明（設計）人: 金國慶;俞浩東;魯文鏵
• 申請（專利權）人: 華進半導體封裝先導技術研發中心有限公司
• 主分類號: H01L23/538
• 分類號: H01L23/538;H01L25/065
• 代理公司: 上海智晟知識產權代理事務所(特殊普通合伙) 31313
• 代理人: 張東梅

本實用新型公開了一種存儲芯片三維封裝結構，包括：第一芯片，所述第一芯片正面的芯片焊盤上設置有第一芯片凸點；第二芯片，所述第二芯片的背面設置有第一背面腔體，所述第二芯片正面的芯片焊盤上設置有第二芯片凸點，所述第一芯片的正面堆疊至所述第二芯片的背面，所述第一芯片凸點嵌入所述第一背面腔體；第三芯片，所述第三芯片的背面設置有第二背面腔體，所述第三芯片正面設置有外接焊盤，所述第二芯片的正面堆疊至所述第三芯片的背面，所述第二芯片凸點嵌入所述第二背面腔體；以及外接焊球，所述外接焊盤電連接至所述外接焊盤。

技術領域

本實用新型涉及半導體封裝技術領域，尤其涉及一種存儲芯片三維封裝結構及其制作方法。

背景技術

隨著半導體的不斷發展，芯片的集成度越來越高，處理速度越來越快。存儲芯片作為半導體芯片的重要部分，提升存儲器容量一直是半導體領域攻關的課題。一方面通過芯片的集成密度來提高單顆芯片的容量，另一方面通過后道多層堆疊封裝實現存儲器容量的二次擴容。

針對后道多層堆疊封裝，常采用兩種打線芯片堆疊和倒裝芯片堆疊兩種模式，兩種堆疊方式最終需解決的問題都是如何將芯片厚度最薄化和芯片間互連的間距最小化。但無論哪種方式互連，都存在一定的堆疊芯片各層間距，無法做到堆疊厚度的最優化，例如，通過TSV工藝進行多芯片堆疊封裝，一方面存在工藝成本高昂的問題，另一方面由于焊接互連也存在一定間隙。

針對傳統存儲芯片堆疊封裝存在芯片層間間距，無法做到堆疊厚度的最優化的問題，本實用新型提出一種新型的存儲芯片三維封裝結構及其制作方法，實現了存儲芯片多層無間距的三維堆疊封裝效果，提高了模塊的集成度。

實用新型內容

針對傳統存儲芯片堆疊封裝存在芯片層間間距，無法做到堆疊厚度的最優化的問題，根據本實用新型的一個實施例，提供一種一種存儲芯片三維封裝結構，包括：

第一芯片，所述第一芯片正面的芯片焊盤上設置有第一芯片凸點；

第二芯片，所述第二芯片的背面設置有第一背面腔體，所述第二芯片正面的芯片焊盤上設置有第二芯片凸點，所述第一芯片的正面堆疊至所述第二芯片的背面，所述第一芯片凸點嵌入所述第一背面腔體；

第三芯片，所述第三芯片的背面設置有第二背面腔體，所述第三芯片正面設置有外接焊盤，所述第二芯片的正面堆疊至所述第三芯片的背面，所述第二芯片凸點嵌入所述第二背面腔體；以及

外接焊球，所述外接焊盤電連接至所述外接焊盤。

在本發明的一個實施例中，所述第二芯片包括N個類似結構的芯片，其中N≥2。

在本發明的一個實施例中，所述第一背面腔體設置有第一內壁金屬互連，所述第一內壁金屬互連電連接至所述第一芯片的焊盤和/或電路，且所述第一內壁金屬互連電連接第一芯片凸點。

在本發明的一個實施例中，所述第二背面腔體設置有第二內壁金屬互連，所述第二內壁金屬互連電連接至所述第二芯片的焊盤和/或電路，且所述第二內壁金屬互連電連接第二芯片凸點。

在本發明的一個實施例中，所述第一背面腔體、第二背面腔體內具有間隙。

在本發明的一個實施例中，所述第一芯片的正面具有第一鈍化層；所述第二芯片的正面具有第二鈍化層；所述第三芯片的正面具有第三鈍化層。

在本發明的一個實施例中，所述第一芯片正面的第一鈍化層直接與第二芯片背面接觸。

在本發明的一個實施例中，所述第二芯片正面的第二鈍化層直接與第三芯片背面接觸。