[實用新型]功率芯片封裝結(jié)構(gòu)

有效

• 申請?zhí)枺?/td>: 201821805402.9
• 申請日: 2018-11-02
• 公開（公告）號: CN208954972U
• 公開（公告）日: 2019-06-07
• 發(fā)明（設(shè)計）人: 冷中明;謝智正
• 申請（專利權(quán)）人: 尼克森微電子股份有限公司
• 主分類號: H01L23/31
• 分類號: H01L23/31
• 代理公司: 隆天知識產(chǎn)權(quán)代理有限公司 72003
• 代理人: 黃艷

本實用新型公開一種功率芯片封裝結(jié)構(gòu)。功率芯片封裝結(jié)構(gòu)包括薄化芯片以及導(dǎo)電支撐材。薄化芯片具有主動側(cè)以及相反于所述主動側(cè)的背側(cè)，且薄化芯片以主動側(cè)朝向線路基板設(shè)置。導(dǎo)電支撐材設(shè)置于薄化芯片的背側(cè)，以提供機械強度。導(dǎo)電支撐材具有面向薄化芯片的一內(nèi)表面，且薄化芯片的一背側(cè)的表面的面積與導(dǎo)電支撐材的內(nèi)表面的面積的比值范圍是由0.5至1之間。據(jù)此，可增加芯片封裝結(jié)構(gòu)的機械強度，以避免設(shè)置在基板上的薄化芯片，因為基板的彎折而被損壞。

技術(shù)領(lǐng)域

本實用新型涉及一種功率芯片封裝結(jié)構(gòu)，特別是涉及一種薄型功率芯片封裝結(jié)構(gòu)。

背景技術(shù)

隨著便攜式與穿戴式電子裝置的發(fā)展，開發(fā)具有高效能、體積小、高速度、高質(zhì)量及多功能性的產(chǎn)品成為趨勢。由于利用晶圓級芯片尺寸封裝(Wafer Level Chip ScalePackage,WLCSP)技術(shù)所制造的芯片尺寸封裝體中，芯片的體積與封裝尺寸接近，而有利于使電子裝置的外形尺寸朝向微型化發(fā)展。

現(xiàn)有的芯片尺寸封裝體通常會進一步設(shè)置于一電路板上，以電性連接于主控芯片。為了使電子裝置的尺寸更進一步地縮小，用于設(shè)置芯片尺寸封裝體的電路板的也越來越薄，甚至?xí)每蓮澱刍驌锨娜嵝噪娐钒鍋砣〈残噪娐钒濉?/p>

然而，由于厚度相對較小的硬性電路板或者是柔性電路板較容易被彎折，而現(xiàn)有的芯片尺寸封裝體的厚度也非常薄，因此，芯片很容易因為電路板(薄型硬性電路板或者柔性電路板)彎折而破裂或損壞。

實用新型內(nèi)容

本實用新型所要解決的技術(shù)問題在于，如何避免厚度偏薄的芯片因為薄化的電路板彎折而損壞。

為了解決上述的技術(shù)問題，本實用新型所采用的其中一技術(shù)方案是，提供一種功率芯片封裝結(jié)構(gòu)。功率芯片封裝結(jié)構(gòu)包括一薄化芯片以及一導(dǎo)電支撐材。薄化芯片具有一主動側(cè)以及一相反于主動側(cè)的背側(cè)。導(dǎo)電支撐材設(shè)置于薄化芯片的背側(cè)。導(dǎo)電支撐材具有面向薄化芯片的一內(nèi)表面，且薄化芯片的一背側(cè)的表面的面積與內(nèi)表面的面積的比值范圍是由0.5至1。

更進一步地，功率芯片封裝結(jié)構(gòu)還進一步包括一導(dǎo)電膠層，導(dǎo)電膠層位于薄化芯片與導(dǎo)電支撐材之間，且導(dǎo)電支撐材通過導(dǎo)電膠固定于薄化芯片的背側(cè)。

更進一步地，導(dǎo)電膠層為焊料層或者是含金屬的膠層。

更進一步地，薄化芯片具有至少兩個相互并聯(lián)的功率晶體管。

更進一步地，每一功率晶體管與一二極管串聯(lián)。

更進一步地，功率芯片封裝結(jié)構(gòu)還進一步包括：一背電極，背電極位于薄化芯片的背側(cè)，并電性連接于兩個功率晶體管的兩個漏極。

更進一步地，薄化芯片的厚度范圍由50μm至125μm。

更進一步地，導(dǎo)電支撐材的厚度至少大于或等于50μm。

本實用新型的有益效果在于，本實用新型所提供的功率芯片封裝結(jié)構(gòu)，其通過“設(shè)置導(dǎo)電支撐材在薄化芯片的背側(cè)，且薄化芯片的一背側(cè)的表面的面積與內(nèi)表面的面積的比值范圍是由0.5至1”的技術(shù)手段，可增加芯片封裝結(jié)構(gòu)的機械強度，以避免設(shè)置在基板上的薄化芯片，因為基板的彎折而被損壞。

為使能更進一步了解本實用新型的特征及技術(shù)內(nèi)容，請參閱以下有關(guān)本實用新型的詳細說明與附圖，然而所提供的附圖僅用于提供參考與說明，并非用來對本實用新型加以限制。

附圖說明

圖1為本實用新型其中一實施例的功率芯片封裝結(jié)構(gòu)的立體示意圖。

圖2為本實用新型其中一實施例的功率芯片封裝結(jié)構(gòu)的剖面示意圖。

圖3為本實用新型一實施例的功率芯片封裝結(jié)構(gòu)的電路示意圖。

圖4為本實用新型一實施例的功率芯片封裝結(jié)構(gòu)的組件的剖面示意圖。