[實用新型]一種硬件數(shù)字排序電路

有效

• 申請?zhí)枺?/td>: 201821620560.7
• 申請日: 2018-09-30
• 公開（公告）號: CN208796228U
• 公開（公告）日: 2019-04-26
• 發(fā)明（設(shè)計）人: 趙正偉;趙正輝
• 申請（專利權(quán)）人: 廣西民族大學(xué)
• 主分類號: G06F7/08
• 分類號: G06F7/08
• 代理公司: 重慶為信知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 50216
• 代理人: 藍文苑

本實用新型涉及電子電路技術(shù)領(lǐng)域，具體為一種硬件數(shù)字排序電路，包括輸入和輸出端子排以及三個比較模塊，每個比較模塊均由兩個數(shù)據(jù)選擇器和一個數(shù)值比較器組成。其中第一比較模塊先比較兩個數(shù)值，分出大小后再將較大的數(shù)值與第三個數(shù)值一起送入第二比較模塊進行比較，分出大小后最大數(shù)值直接由輸出端子排的第三輸出端輸出，再將較小的數(shù)值與第一比較模塊輸出的較小數(shù)值一起送入第三比較模塊進行比較，分出大小后最小數(shù)值由輸出端子排的第一輸出端輸出，中間數(shù)值則由輸出端子排的第二輸出端輸出。本實用新型與現(xiàn)有的硬件數(shù)字排序和軟件數(shù)字排序技術(shù)相比，具有排序的效率更高、完成排序任務(wù)的時間更短等優(yōu)點。

技術(shù)領(lǐng)域

本實用新型涉及電子電路技術(shù)領(lǐng)域，具體為一種硬件數(shù)字排序電路。

背景技術(shù)

排序在計算機、電子信息以及通信領(lǐng)域有著十分廣泛的應(yīng)用。在計算機領(lǐng)域，排序可以將數(shù)據(jù)分類，在電子信息、通信領(lǐng)域，排序是實現(xiàn)數(shù)字信號處理的基礎(chǔ)。正是因為排序操作有著廣闊的應(yīng)用，因此提高排序的性能就顯得尤為重要。目前數(shù)字排序分為硬件排序和軟件排序兩種，硬件排序電路均采用了寄存器，由于寄存器需要消耗時鐘周期，因此完成排序任務(wù)的時間較長，而當前的軟件排序技術(shù)在提高軟件數(shù)字排序效率方面也遇到了瓶頸。

實用新型內(nèi)容

針對上述問題，本實用新型一種硬件數(shù)字排序電路，包括輸入端子排、輸出端子排和三個數(shù)值比較模塊，每個比較模塊均由兩個數(shù)據(jù)選擇器和一個數(shù)值比較器組成，通過合理運用數(shù)值比較器和數(shù)據(jù)選擇器，快速準確地對三個數(shù)值進行排序。由于本方案未采用寄存器，因此與現(xiàn)有的硬件數(shù)字排序電路相比，具有排序效率更高、完成排序任務(wù)時間更短等優(yōu)點，有效解決了上述問題。

本實用新型采用的技術(shù)方案是：

一種硬件數(shù)字排序電路，其特征在于：包括輸入端子排和輸出端子排，所述輸入端子排設(shè)置有3個輸入端，分別為第一數(shù)值輸入端a1、第二數(shù)值輸入端a2和第三數(shù)值輸入端a3，所述輸出端子排設(shè)置有3個輸出端，分別為第一數(shù)值輸出端OUT1、第二數(shù)值輸出端OUT2和第三數(shù)值輸出端OUT3，所述第一數(shù)值輸入端a1與第一比較模塊的第一輸入端連接，所述第一比較模塊的第一輸出端與第三比較模塊的第一輸入端連接，所述第三比較模塊的第一輸出端與第一數(shù)值輸出端OUT1連接，所述第二數(shù)值輸入端a2與第一比較模塊的第二輸入端連接，所述第一比較模塊的第二輸出端與第二比較模塊的第一輸入端連接，所述第二比較模塊的第一輸出端與第三比較模塊的第二輸入端連接，所述第三比較模塊的第二輸出端與第二數(shù)值輸出端OUT2連接，所述第三數(shù)值輸入端a3與第二比較模塊的第二輸入端連接，所述第二比較模塊的第二輸出端與第三數(shù)值輸出端OUT3連接。

從三個數(shù)值輸入端輸入數(shù)值后，第一比較模塊先比較第一數(shù)值和第二數(shù)值，分出大小后再將較大的數(shù)值與第三數(shù)值通過第二比較模塊進行比較，再分出大小后將最大數(shù)值直接由輸出端子排的第三輸出端輸出，然后再將第二比較模塊輸出的較小數(shù)值與第一比較模塊輸出的較小數(shù)值通過第三比較模塊進行比較，最終分出大小后最小數(shù)值由輸出端子排的第一輸出端輸出，中間數(shù)值則由輸出端子排的第二輸出端輸出。

進一步的，所述第一比較模塊包括第一數(shù)值比較器A1、第一數(shù)據(jù)選擇器D1和第二數(shù)據(jù)選擇器D2，所述第一數(shù)值輸入端a1第一路與所述第一數(shù)值比較器A1的第一輸入端連接，所述第一數(shù)值輸入端a1第二路與所述第二數(shù)據(jù)選擇器D2的第一輸入端0連接，所述第一數(shù)值輸入端a1第三路與所述第一數(shù)據(jù)選擇器D1的第二輸入端1連接，所述第二數(shù)值輸入端a2第一路與所述第一數(shù)值比較器A1的第二輸入端連接，所述第二數(shù)值輸入端a2第二路與所述第一數(shù)據(jù)選擇器D1的第一輸入端0連接，所述第二數(shù)值輸入端a2第三路與所述第二數(shù)據(jù)選擇器D2的第二輸入端1連接，所述第一數(shù)值比較器A1輸出端分別與所述第一數(shù)據(jù)選擇器D1、第二數(shù)據(jù)選擇器D2的選擇端連接；

所述第一數(shù)值比較器A1的第一輸入端、第二輸入端作為所述第一比較模塊的第一輸入端、第二輸入端；

所述第一數(shù)據(jù)選擇器D1的輸出端作為所述第一比較模塊的第一輸出端；