[實用新型]半導體器件

有效

• 申請號: 201821504048.6
• 申請日: 2018-09-13
• 公開（公告）號: CN208655648U
• 公開（公告）日: 2019-03-26
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L27/108
• 分類號: H01L27/108;H01L21/8242
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 智云

本實用新型提供了一種半導體器件，通過將金屬接點和多晶硅接點依次堆疊而形成位元線與半導體襯底(即源/漏區)之間的復合接點，可以降低位元線與半導體襯底(即源/漏區)之間的接觸電阻，還能夠避免現有技術中當位元線下方基本上是多晶硅接點時，所述多晶硅接點在形成過程中因受到側向刻蝕而導致中段處截面積變小、阻值升高的問題。

技術領域

本實用新型涉及集成電路制造技術領域，特別涉及一種半導體器件。

背景技術

動態隨機存取存儲器(Dynamic Random Access Memory，簡稱DRAM)作為一種公知的半導體存儲裝置，目前被廣泛使用于各種電子設備中。動態隨機存取存儲器(DRAM)由許多重復的存儲單元(cell)組成，每一個存儲單元主要由一個晶體管與一個由晶體管所操控的電容器所構成，且存儲單元會排列成陣列形式，每一個存儲單元通過字線(word line，簡寫為WL)與位線(bit line，簡寫為BL)彼此電性連接。

為提高動態隨機存取存儲器(DRAM)的集成度并加快元件的操作速度，以及符合消費者對于小型化電子裝置的需求，近來動態隨機存取存儲器(DRAM)中的晶體管通道區長度的設計有持續縮短的趨勢，但如此一來晶體管會產生嚴重的短通道效應(short channeleffect)以及導通電流(on current)下降等問題。已知的一種解決方法是將動態隨機存取存儲器(DRAM)中的水平方向的晶體管結構改為垂直方向的掩埋溝道陣列晶體管(BuriedChannel Array Transistor，BCAT)的結構，這種具有掩埋溝道陣列晶體管(BCAT)的動態隨機存取存儲器(DRAM)的結構如圖1所示，包括：半導體襯底100、柵極(即字線)104以及位元線(即存儲器的位線)110。柵極104通過柵極隔離層105埋設在半導體襯底100的U型縱長溝槽(未圖示)中，并通過柵介質層102與半導體襯底100絕緣隔離，柵極104兩側的半導體襯底100中分別形成源/漏區(未圖示)，位元線(即存儲器的位線)110通過位元線接點(BLcontact)108與柵極104一側的源/漏區連接，柵極104另一側的源/漏區通過上方的導電插栓112向外引出，位元線110和導電插栓112均形成于層間介質層111中。由于電流在源區(即柵極104一側的源/漏區)與漏區(位于柵極104的另一側的源/漏區，未圖示)之間需要繞路地沿著所述U形縱長溝槽部分流過，因此實際有效的溝道長度變長，這就縮小了各個存儲單元中晶體管所占的面積，同時可以抑制短溝道效應。

現有的動態隨機存取存儲器的位元線110底部下方的位元線接點108多采用多晶硅形成,即位元線接點108多為多晶硅導電接觸結構，而多晶硅相對于金屬的阻值較高，而且，在形成位元線110后，通過需要以位元線110為掩膜，刻蝕位元線接點108，以使得位元線接點108的線寬等于位元線110的線寬，當位元線復接點108為多晶硅時，以位元線110為掩膜刻蝕位元線接點108的工藝，會對位元線接點108的中段產生側向刻蝕，進而導致位元線接點108的中段的截面積變小，造成位元線接點108的阻值升高，這會影響存儲單元的效能及可靠度，甚至造成DRAM的數據存取錯誤等問題。

鑒于此，有必要設計一種新的半導體器件，用以解決上述問題。

實用新型內容

本實用新型的目的在于提供一種半導體器件，能夠降低位元線接點的接觸電阻，提高器件性能。

為解決上述技術問題，本實用新型提供一種半導體器件，包括：

具有柵極的半導體襯底；

金屬接點，位于所述柵極一側的半導體襯底上；

第一多晶硅接點，層疊于所述金屬接點上；以及，

位元線，層疊于所述第一多晶硅接點上。