[實用新型]一種占空比校準電路

有效

• 申請號: 201821502409.3
• 申請日: 2018-09-13
• 公開（公告）號: CN208723865U
• 公開（公告）日: 2019-04-09
• 發明（設計）人: 何杰;楊詩洋;王頎;宋大植;詹姆士·金
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H03K5/156
• 分類號: H03K5/156;H03K5/00
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 王寶筠

本實用新型實施例公開了一種占空比校準電路，包括：延遲線、下降沿檢測模塊和相位插值模塊；延遲線串聯有多個子延遲線，每個子延遲線包括一個或多個串聯且延遲時間相等的延時單元，前一個子延遲線中延時單元的延遲時間小于后一個子延遲線中延時單元的延遲時間；下降沿檢測模塊，用于根據待校準信號的頻率從延遲線上獲得待校準信號的多個延時信號，并根據待校準信號和每個延時信號檢測待校準信號的下降沿，得到下降沿狀態檢測信號；相位插值模塊，用于根據待校準信號和所述下降沿狀態檢測信號，獲得校準后的信號。本實用新型能夠滿足在滿足不同頻率信號的占空比校準精度的情況下，減小電路的功耗和占用面積。

技術領域

本申請涉及信號處理技術領域，尤其涉及一種占空比校準電路。

背景技術

在高速數字系統中，高速時鐘信號的占空比抖動會導致系統工作不穩定，需要加入占空比校準電路(duty cycle correction,DCC)來解決高速時鐘的占空比抖動問題，將輸入時鐘的占空比糾正到50％，保證系統的正常工作。

目前常用的一種占空比校準電路為數字開環結構的占空比校準電路，包括延遲線、邏輯控制模塊和相位插值模塊(phase interpolation，PI)。其中延遲線由多個延時單元(delay cell)串聯組成，用于將輸入信號的相位延時單位時間。邏輯控制模塊，利用待校準信號和經每個延時單元延時后的信號，確定待校準信號的下降沿，得到下降沿狀態檢測信號。相位插值模塊再根據下降沿狀態檢測信號和待校準信號實現待校準信號的占空比進行校準。

由于占空比的校準精度與每個延時單元的延時時間相關，對高頻信號而言，校準的高精度需要延時單元的延時時間短；而對低頻信號而言，若延時單元的延時時間短，則又需要數量較多的延時單元以實現占空比校準的高精度，占空比校準電路占用的面積大。

實用新型內容

為了解決現有技術問題，本申請實施例提供了一種占空比校準電路，能夠滿足在滿足不同頻率信號的占空比校準精度的情況下，減小電路的功耗和占用面積。

本申請實施例提供的一種占空比校準電路，包括：延遲線、下降沿檢測模塊和相位插值模塊；

所述延遲線串聯有多個子延遲線，每個所述子延遲線包括一個或多個串聯且延遲時間相等的延時單元，前一個子延遲線中延時單元的延遲時間小于后一個子延遲線中延時單元的延遲時間，每個子延遲線的總延遲時間根據待校準信號的工作頻率確定；所述延遲線用于對所述待校準信號進行延時；

所述下降沿檢測模塊，用于根據所述待校準信號的頻率從所述延遲線上獲得所述待校準信號的多個延時信號，并根據所述待校準信號和每個所述延時信號檢測所述待校準信號的下降沿，得到下降沿狀態檢測信號；

所述相位插值模塊，用于根據所述待校準信號和所述下降沿狀態檢測信號，獲得校準后的信號。

可選的，所述下降沿檢測模塊包括多個與所述延時單元一一對應的邏輯控制子模塊；

所述邏輯控制子模塊，用于根據接收的控制信號，切換至空閑狀態或工作狀態，在處于工作狀態時接收對應延時單元輸出的延時信號和所述待校準信號，并根據接收到的延時信號和所述待校準信號，進行是否出現下降沿狀態的檢測；

其中，所述控制信號根據所述待校準信號的頻率確定；所述下降沿狀態具體為當所述接收到的延時信號處于低電平時，所述待校準信號從高電平切換至低電平；

第一個所述邏輯控制子模塊，還用于當檢測到所述下降沿狀態出現時，將所述接收到的延時信號作為所述下降沿狀態檢測信號輸出至所述相位插值模塊；

第k個所述邏輯控制子模塊，還用于當檢測到所述下降沿狀態出現且前面處于工作狀態的邏輯控制子模塊均未檢測到所述下降沿狀態出現時，將所述接收到的延時信號作為所述下降沿狀態檢測信號輸出至所述相位插值模塊；k為大于1的整數。

可選的，