[實(shí)用新型]一種占空比校準(zhǔn)電路

有效

• 申請?zhí)枺?/td>: 201821502409.3
• 申請日: 2018-09-13
• 公開（公告）號: CN208723865U
• 公開（公告）日: 2019-04-09
• 發(fā)明（設(shè)計(jì)）人: 何杰;楊詩洋;王頎;宋大植;詹姆士·金
• 申請（專利權(quán)）人: 長江存儲科技有限責(zé)任公司
• 主分類號: H03K5/156
• 分類號: H03K5/156;H03K5/00
• 代理公司: 北京集佳知識產(chǎn)權(quán)代理有限公司 11227
• 代理人: 王寶筠

1.一種占空比校準(zhǔn)電路，其特征在于，包括：延遲線、下降沿檢測模塊和相位插值模塊；

所述延遲線串聯(lián)有多個子延遲線，每個所述子延遲線包括一個或多個串聯(lián)且延遲時間相等的延時單元，前一個子延遲線中延時單元的延遲時間小于后一個子延遲線中延時單元的延遲時間，每個子延遲線的總延遲時間根據(jù)待校準(zhǔn)信號的工作頻率確定；所述延遲線用于對所述待校準(zhǔn)信號進(jìn)行延時；

所述下降沿檢測模塊，用于根據(jù)所述待校準(zhǔn)信號的頻率從所述延遲線上獲得所述待校準(zhǔn)信號的多個延時信號，并根據(jù)所述待校準(zhǔn)信號和每個所述延時信號檢測所述待校準(zhǔn)信號的下降沿，得到下降沿狀態(tài)檢測信號；

所述相位插值模塊，用于根據(jù)所述待校準(zhǔn)信號和所述下降沿狀態(tài)檢測信號，獲得校準(zhǔn)后的信號。

2.根據(jù)權(quán)利要求1所述的占空比校準(zhǔn)電路，其特征在于，所述下降沿檢測模塊包括多個與所述延時單元一一對應(yīng)的邏輯控制子模塊；

所述邏輯控制子模塊，用于根據(jù)接收的控制信號，切換至空閑狀態(tài)或工作狀態(tài)，在處于工作狀態(tài)時接收對應(yīng)延時單元輸出的延時信號和所述待校準(zhǔn)信號，并根據(jù)接收到的延時信號和所述待校準(zhǔn)信號，進(jìn)行是否出現(xiàn)下降沿狀態(tài)的檢測；

其中，所述控制信號根據(jù)所述待校準(zhǔn)信號的頻率確定；所述下降沿狀態(tài)具體為當(dāng)所述接收到的延時信號處于低電平時，所述待校準(zhǔn)信號從高電平切換至低電平；

第一個所述邏輯控制子模塊，還用于當(dāng)檢測到所述下降沿狀態(tài)出現(xiàn)時，將所述接收到的延時信號作為所述下降沿狀態(tài)檢測信號輸出至所述相位插值模塊；

第k個所述邏輯控制子模塊，還用于當(dāng)檢測到所述下降沿狀態(tài)出現(xiàn)且前面處于工作狀態(tài)的邏輯控制子模塊均未檢測到所述下降沿狀態(tài)出現(xiàn)時，將所述接收到的延時信號作為所述下降沿狀態(tài)檢測信號輸出至所述相位插值模塊；k為大于1的整數(shù)。

3.根據(jù)權(quán)利要求2所述的占空比校準(zhǔn)電路，其特征在于，

所述邏輯控制子模塊，具體用于在處于空閑狀態(tài)或未檢測到所述下降沿狀態(tài)出現(xiàn)時輸出第一狀態(tài)的占用信號至后一個所述邏輯控制子模塊；在檢測到所述下降沿狀態(tài)出現(xiàn)時，輸出第二狀態(tài)的占用信號至后一個所述邏輯控制子模塊；還用于在處于工作狀態(tài)且接收到第一狀態(tài)的占用信號時，根據(jù)接收到的延時信號和所述待校準(zhǔn)信號，進(jìn)行是否出現(xiàn)所述下降沿狀態(tài)的檢測；還用于在接收到第二狀態(tài)的占用信號時，繼續(xù)向后一個邏輯控制子模塊發(fā)送第二狀態(tài)的占用信號。

4.根據(jù)權(quán)利要求3所述的占空比校準(zhǔn)電路，其特征在于，所述邏輯控制子模塊，包括：D觸發(fā)器、邏輯處理電路、傳輸電路和控制電路；

所述D觸發(fā)器的D端連接所述待校準(zhǔn)信號，所述D觸發(fā)器的時鐘輸入端連接對應(yīng)延時單元輸出的延時信號，所述D觸發(fā)器的Q端連接所述邏輯處理電路的第一輸入端；

所述邏輯處理電路的第二輸入端連接前一個邏輯控制子模塊中D觸發(fā)器的Q端，所述邏輯處理電路的第三輸入端連接前一個邏輯控制子模塊中邏輯處理電路的第一輸出端，所述邏輯處理電路的第一輸出端連接后一個邏輯控制子模塊中邏輯處理電路的第三輸入端，所述邏輯處理電路的第二輸出端連接所述傳輸電路的控制端；

所述邏輯處理電路，用于當(dāng)前一個邏輯控制子模塊中D觸發(fā)器的Q端輸出第一使能信號的第一狀態(tài)、所述前一個邏輯控制子模塊中邏輯處理電路的第一輸出端輸出所述占用信號的第一狀態(tài)、所述D觸發(fā)器的Q端輸出第一使能信號的第二狀態(tài)時，輸出第二狀態(tài)的第二使能信號至所述傳輸電路的控制端，并輸出第二狀態(tài)的占用信號至所述后一個邏輯控制子模塊中邏輯處理電路的第三輸入端；還用于當(dāng)所述前一個邏輯控制子模塊中邏輯處理電路的第一輸出端輸出占用信號的第二狀態(tài)時，或者，當(dāng)所述D觸發(fā)器的Q端輸出第一使能信號的第一狀態(tài)時，輸出第一狀態(tài)的第二使能信號至所述傳輸電路的控制端，并輸出第一狀態(tài)的占用信號至所述后一個邏輯控制子模塊中邏輯處理電路的第三輸入端；

所述傳輸電路，用于當(dāng)接收到第二狀態(tài)的第二使能信號時，將對應(yīng)延時單元輸出的延時信號輸出至所述相位插值模塊；

所述控制電路用于根據(jù)所述控制信號，輸出占用信號的第一狀態(tài)或第二狀態(tài)以控制所述邏輯處理電路處于工作狀態(tài)或空閑狀態(tài)。