[實用新型]一種SP超結MOS結構

有效

• 申請號: 201821429883.8
• 申請日: 2018-08-31
• 公開（公告）號: CN208674110U
• 公開（公告）日: 2019-03-29
• 發明（設計）人: 萬立宏;范捷;王紹榮
• 申請（專利權）人: 江蘇麗雋功率半導體有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02;H01L29/06
• 代理公司: 無錫華源專利商標事務所(普通合伙) 32228
• 代理人: 聶啟新

本實用新型公開了一種SP超結MOS結構，屬于半導體器件領域。該SP超結MOS結構包括襯底、外延層、氧化層、多晶硅、絕緣介質層和金屬層；外延層在襯底之上；襯底上設置有深槽和P型半導體區，深槽內填充有摻硼多晶硅，摻硼多晶硅與外延層之間有一層絕緣介質層，P型半導體區設置有N型半導體區；外延層之上為氧化層，氧化層之上為絕緣介質層，氧化層中有多晶硅，電極接觸孔貫穿氧化層和氧化層之上的絕緣介質層；金屬層覆蓋電極接觸孔和絕緣介質層；降低了單個元胞的導通電阻，從而降低整個器件的導通電阻，可以實現超結Super juntion的功能，達到現有的超結DMOS的特性，制作工藝簡單，容易實現。

技術領域

本實用新型實施例涉及半導體器件領域，特別涉及一種SP超結MOS結構。

背景技術

傳統的平面柵MOS結構的元胞體是均勻N的外延層，元胞體表層的P型半導體區和N+型半導體區都是通過在N型外延層上高溫擴散形成的，柵氧化層是通過高溫氧化形成的，多晶硅是通過淀積形成的。

傳統平面柵MOS結構的擊穿電壓電壓主要是由N型外延層和P型半導體區組成的反向二極管來決定。硅材料所承受的臨界電場約為Ec＝22KV/cm，當電場超過這個限制時，就會發生擊穿。P型半導體區和N型半導體區的電阻率決定了電場由峰值下降的快慢，電阻率越高大下降的越慢，因此提高外延層的電阻率可以提高器件的擊穿電壓，但是這種辦法都會增加導通電阻。

實用新型內容

為了解決現有技術的問題，本實用新型實施例提供了一種SP超結MOS結構。該技術方案如下：

第一方面，提供了一種SP超結MOS結構，包括襯底、外延層、氧化層、多晶硅、絕緣介質層和金屬層；

外延層在襯底之上；

襯底上設置有深槽和P型半導體區，深槽內填充有摻硼多晶硅，摻硼多晶硅與外延層之間有一層絕緣介質層，P型半導體區設置有N型半導體區；

外延層之上為氧化層，氧化層之上為絕緣介質層，氧化層中有多晶硅，電極接觸孔貫穿氧化層和氧化層之上的絕緣介質層；

金屬層覆蓋電極接觸孔和絕緣介質層。

可選的，深槽的深度大于P型半導體區的深度，P型半導體區的深度大于N型半導體區的深度。

可選的，深槽在P型半導體區之間。

可選的，P型半導體區的上表面局部區域與氧化層的下表面接觸，N型半導體區的上表面局域區域與氧化層的下表面接觸。

本實用新型實施例提供的技術方案帶來的有益效果是：

降低了單個元胞的導通電阻，從而降低整個器件的導通電阻，可以實現超結Superjuntion的功能，達到現有的超結DMOS的特性，制作工藝簡單，容易實現。

附圖說明

為了更清楚地說明本實用新型實施例中的技術方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本實用新型的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。

圖1是根據一示例性實施例示出的一種SP超結MOS結構的示意圖；

圖2是根據一示例性實施例示出的一種SP超結MOS結構的制作示意圖；

圖3是根據一示例性實施例示出的一種SP超結MOS結構的制作示意圖；

圖4是根據一示例性實施例示出的一種SP超結MOS結構的制作示意圖。

具體實施方式

為使本實用新型的目的、技術方案和優點更加清楚，下面將結合附圖對本實用新型實施方式作進一步地詳細描述。