[實用新型]一種基于CSP結(jié)構(gòu)的大浪涌TVS結(jié)構(gòu)

有效

• 申請?zhí)枺?/td>: 201821332896.3
• 申請日: 2018-08-17
• 公開（公告）號: CN209056487U
• 公開（公告）日: 2019-07-02
• 發(fā)明（設(shè)計）人: 陸亞斌;吳昊;王成
• 申請（專利權(quán)）人: 傲威半導(dǎo)體無錫有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 上海諾衣知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 31298
• 代理人: 衣然

本實用新型公開了大浪涌瞬態(tài)電壓抑制器技術(shù)領(lǐng)域的一種基于CSP結(jié)構(gòu)的大浪涌TVS結(jié)構(gòu)，所述基板載體的頂部設(shè)置有P?EPI區(qū)域，所述P?EPI區(qū)域設(shè)置有N+區(qū)域，所述N+區(qū)域的上下兩側(cè)均設(shè)置有N?區(qū)域，所述P?EPI區(qū)域的右上方和右下方設(shè)置有P+區(qū)域，所述基板載體的頂部左上、左下、右上和右下位置均設(shè)置有焊盤，且右方的兩組焊盤設(shè)置在P+區(qū)域，所述N?區(qū)域和P+區(qū)域均開設(shè)有接觸孔，所述焊盤的外側(cè)均布有金屬層，且所述連接部設(shè)置在右方兩組焊盤中間，CSP結(jié)構(gòu)可以使芯片面積最大化，從而增加TVS的抗浪涌能力，同時可以促使TVS成品(芯片+封裝)的成本會大大降低。

技術(shù)領(lǐng)域

本實用新型涉及大浪涌瞬態(tài)電壓抑制器技術(shù)領(lǐng)域，具體為一種基于CSP結(jié)構(gòu)的大浪涌TVS結(jié)構(gòu)。

背景技術(shù)

當(dāng)前消費類電子產(chǎn)品中廣泛使用單向大浪涌TVS二極管用于電源以及電源管理IC的大浪涌保護(hù)。目前市場上的單向大浪涌TVS多為縱向結(jié)構(gòu)的設(shè)計，如圖1所示，TVS芯片正面為一個電極，背面為另外一個電極，芯片封裝時一般采用的是塑封的方式。封裝時將TVS芯片放置在框架基板上，通過導(dǎo)線連接到封裝體的引腳上，然后再用塑封材料將TVS芯片保護(hù)起來。這種封裝一般的實現(xiàn)方式為：先將晶圓研磨制一定厚度，然后沿晶圓的劃片道進(jìn)行劃片，劃成單顆 TVS芯片，再將芯片通過銀漿固定到基板上，在芯片正面打線與封裝體引腳連接，最后再進(jìn)行塑封，這類傳統(tǒng)塑封的封裝結(jié)構(gòu)的不足之處在于：其要求芯片的尺寸小于框架基板的尺寸，這樣放置芯片才會安全穩(wěn)定，為了滿足這種要求，我們在設(shè)計大浪涌瞬態(tài)電壓抑制器時首先要考慮的就是芯片大小，經(jīng)常由于芯片大小的限制不得不犧牲有源區(qū)的面積，進(jìn)而削弱了芯片的抗浪涌能力；傳統(tǒng)塑封的封裝成本比較高。為此，我們提出一種基于CSP結(jié)構(gòu)的大浪涌TVS結(jié)構(gòu)。

實用新型內(nèi)容

本實用新型要解決的技術(shù)問題就是為了使相同的封裝體尺寸下芯片面積最大化，從而增加芯片的抗浪涌能力。本實用新型會公開一種基于CSP封裝的芯片結(jié)構(gòu)。

為實現(xiàn)上述目的，本實用新型提供如下技術(shù)方案：一種基于CSP結(jié)構(gòu)的大浪涌TVS結(jié)構(gòu)，包括基板載體，所述基板載體的頂部設(shè)置有P-EPI區(qū)域，所述P-EPI區(qū)域設(shè)置有N+區(qū)域，所述N+區(qū)域的上下兩側(cè)均設(shè)置有N-區(qū)域，所述P-EPI 區(qū)域的右上方和右下方設(shè)置有P+區(qū)域，所述基板載體的頂部左上、左下、右上和右下位置均設(shè)置有焊盤，且右方的兩組焊盤設(shè)置在P+區(qū)域，所述N-區(qū)域和P+ 區(qū)域均開設(shè)有接觸孔，所述焊盤的外側(cè)均布有金屬層，所述P-EPI區(qū)域的右側(cè)設(shè)置在連接部，且所述連接部設(shè)置在右方兩組焊盤中間。

優(yōu)選的，開設(shè)在所述N-區(qū)域的接觸孔設(shè)計在N+區(qū)域內(nèi)，開設(shè)在P+區(qū)域的接觸孔設(shè)計在右上和右下的兩個P+區(qū)域內(nèi)。

優(yōu)選的，所述金屬層設(shè)計為大片金屬區(qū)域，完全覆蓋接觸孔，處在所述P+ 區(qū)域、N+區(qū)域與N-區(qū)域的金層層斷開。

優(yōu)選的，所述N-區(qū)域空隙間的間距之間保留一定空隙，所述P+區(qū)域與N- 區(qū)域的間距需大于相鄰兩組N-區(qū)域空隙間距。

優(yōu)選的，所述N+區(qū)域設(shè)置在N-區(qū)域內(nèi)。

優(yōu)選的，所述焊盤的尺寸和間距大小與CSP封裝工藝相匹配。

與現(xiàn)有技術(shù)相比，本實用新型的有益效果是：該實用新型結(jié)構(gòu)設(shè)計合理， CSP結(jié)構(gòu)可以使芯片面積最大化，從而增加TVS的抗浪涌能力，同時可以促使 TVS成品(芯片+封裝)的成本會大大降低。

附圖說明

圖1為本實用新型整體結(jié)構(gòu)示意圖；

圖2為本實用新型焊盤布局示意圖。

圖中：1基板載體、2N+區(qū)域、3N-區(qū)域、4P-EPI區(qū)域、5P+區(qū)域、6焊盤、7 金屬層、8連接部。

具體實施方式