[實用新型]半導體裝置

有效

• 申請號: 201821206107.1
• 申請日: 2018-07-27
• 公開（公告）號: CN208767302U
• 公開（公告）日: 2019-04-19
• 發明（設計）人: 河崎一茂
• 申請（專利權）人: 東芝存儲器株式會社
• 主分類號: H01L27/1157
• 分類號: H01L27/1157
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 楊林勳

本實用新型的實施方式提供能夠小型化及低成本化的半導體裝置。本實用新型的實施方式的半導體裝置具備：基礎部件；第1積層體，包含交替積層在與所述基礎部件的表面交叉的第1方向的第1半導體芯片與第2半導體芯片；及第2積層體，在沿所述基礎部件的所述表面的第2方向與所述第1積層體排列配置，且包含交替積層在所述第1方向的其他第1半導體芯片與其他第2半導體芯片。所述第1積層體包含與所述基礎部件連接的最下層的第1半導體芯片，所述第2積層體包含與所述基礎部件連接的最下層的第2半導體芯片。

[相關申請案]

本申請案享有以日本專利申請案2018-55029號(申請日：2018年3月22日)為基礎申請案的優先權。本申請案通過參照該基礎申請案而包含基礎申請案的全部內容。

技術領域

實施方式涉及半導體裝置。

背景技術

例如存在如下半導體存儲器件，其具有將積層在基板上的多個半導體存儲器芯片樹脂鑄模的構造。此種半導體裝置中，隨著存儲容量的大容量化，芯片的積層數增大，從而器件的尺寸變大，并且制造成本上升。

實用新型內容

本實用新型的實施方式提供能夠小型化及低成本化的半導體裝置。

本實用新型的實施方式的半導體裝置具備：基礎部件；第1積層體，包含交替積層在與所述基礎部件的表面交叉的第1方向的第1半導體芯片與第2半導體芯片；及第2 積層體，在沿所述基礎部件的所述表面的第2方向與所述第1積層體排列配置，且包含交替積層在所述第1方向的其他第1半導體芯片與其他第2半導體芯片。所述第1積層體包含與所述基礎部件連接的最下層的第1半導體芯片，所述第2積層體包含與所述基礎部件連接的最下層的第2半導體芯片。

附圖說明

圖1及圖2是表示實施方式的半導體裝置的示意圖。

圖3及圖4是表示實施方式的半導體裝置的構成的示意圖。

圖5～圖8是表示實施方式的半導體裝置中所包含的半導體芯片的示意剖視圖。

圖9～圖13是表示實施方式的半導體裝置的制造方法的示意剖視圖。

圖14及圖15是表示比較例的半導體裝置的構成的示意圖。

具體實施方式

以下，參照圖式對實施方式進行說明。對圖式中的相同部分附上相同編號并適當省略其詳細說明，且對不同部分進行說明。另外，圖式為示意性或概念性的圖，各部分的厚度與寬度的關系、部分間的大小比率等未必與現實情況相同。此外，即便在表示相同部分的情況下，也存在根據圖式的不同而不同地表示相互的尺寸或比率的情況。

進而，使用各圖中所示的X軸、Y軸及Z軸對各部分的配置及構成進行說明。X軸、 Y軸、Z軸相互正交，分別表示X方向、Y方向、Z方向。此外，存在將Z方向設為上方，且將其相反方向設為下方進行說明的情況。

圖1及圖2是表示實施方式的半導體裝置1的示意圖。圖1是表示半導體裝置1的構造的剖視圖，圖2是表示半導體裝置1的上表面的示意俯視圖。

半導體裝置1為例如大容量的非易失性存儲裝置，包含基礎部件10、積層體20A、及積層體20B。積層體20A及20B配置在基礎部件10之上。

積層體20A及20B在沿基礎部件10的上表面的X方向上排列配置。積層體20A及 20B分別包含有在與基礎部件10的上表面交叉的方向上，例如在Z方向上交替積層的多個半導體芯片CA與多個半導體芯片CB。積層體20A及20B例如樹脂鑄模在基礎部件10之上。

積層體20A包含位于與基礎部件10連接的最下層的半導體芯片CA。此外，積層體20B包含位于與基礎部件10連接的最下層的半導體芯片CB。