[實用新型]信號速率判別電路

有效

• 申請號: 201821129665.2
• 申請日: 2018-07-17
• 公開（公告）號: CN208673325U
• 公開（公告）日: 2019-03-29
• 發明（設計）人: 周杰;章可循;潘劍華;葛軍華
• 申請（專利權）人: 廈門優迅高速芯片有限公司
• 主分類號: G06F13/40
• 分類號: G06F13/40
• 代理公司: 廈門市首創君合專利事務所有限公司 35204
• 代理人: 楊依展;張迪

本實用新型提供了一種信號速率判別電路，包括：并行設置的幅值判決電路和上升沿/下降沿計數電路；所述幅值判決電路和上升沿/下降沿計數電路分別獨立判斷輸入信號的幅值和上升沿/下降沿的個數；若兩者同時/任一滿足預設條件，則判斷輸入信號為協議信號；所述判別單元在延時判別信號的高電平到來時，采集第二計數單元和第三計數單元的輸出信號，若二者皆為低電平或者皆為高電平，則判別單元輸出低電平信號，判斷該輸入信號為噪聲；若第二計數單元輸出高電平、第三計數單元輸出低電平，則判別單元輸出高電平信號，判斷該輸入信號為協議信號。

技術領域

本實用新型涉及集成電路，尤其涉及高速率的突發接收電路。

背景技術

傳統高速率的突發接收電路，主要采用幅值判決電路來觸發信號判決有效。基于噪聲的考慮，傳統電路無法有效判決低輸入幅值的信號。

基于噪聲考慮和提高輸入信號幅值靈敏度需求，信號速率判決電路(基于判決輸入信號是否符合傳輸協議要求)成為一種必要。現有技術中，多采用相位判決方式，如圖1所示，這是現有的信號速率判決電路的結構框架圖。圖中輸入放大級，輸出緩沖級組成高速信號放大器的信號通道部分。高速交流信號從輸入端DIN，/DIN輸入，經過放大后從輸出端DOUT，/DOUT輸出。模擬信號經過幅值判決電路Signal Level Detector做初級的幅值判決，然后經過噪聲判決電路Noise Discriminator做信號速率判決，如果二者依次判定有效，則通過信號判決輸出電路Signal Detect Generator輸出判決信號。

其噪聲判決電路Noise Discriminator的框架結構如下所示：其依次判決第一個信號和第二個信號邊沿是否大于P_LL并且小于P_UL的時間設置，判決第二個信號和第三個信號邊沿是否大于P_LL并且小于P_UL的時間設置，如果判決依次正確則輸出信號有效確認。

噪聲判決電路Noise Discriminator采用數據邊沿的相位差來分析數據，受電路的電源地噪聲和電路級聯時延影響較大。首先，數據邊沿通過級聯的電路將產生可變時延；其次，電源地噪聲所引起的相位差影響不可忽略；第三，噪聲判決電路中的時延電路為固定，其不可調整批次所帶來的偏差的影響。

實用新型內容

本實用新型所要解決的主要技術問題是提供一種信號速率判別電路，提供一種新的數據數率判決機制，其不受工藝參數變化，批次變化，溫度變化，電源地噪聲和電路級聯的影響

為了解決上述的技術問題，本實用新型提供了一種信號速率判別電路，包括：并行設置的幅值判決電路和上升沿/下降沿計數電路；所述幅值判決電路和上升沿/下降沿計數電路分別獨立判斷輸入信號的幅值和上升沿/下降沿的個數；若兩者同時/任一滿足預設條件，則判斷輸入信號為協議信號；

所述上升沿/下降沿計數電路包括第一計數單元、第二計數單元和第三計數單元，其輸入端分別與輸入信號DIN連接；當輸入信號的第一個上升沿/下降沿到來時，第一計數單元輸出高電平信號；

所述第一計數單元輸出的高電平信號經過第一延遲單元后形成延時判別信號，并輸入判別單元；所述第二計數單元、第三計數單元輸出的信號也輸入所述判別單元；在延遲時間t_set內，若輸入信號有第M個上升沿/下降沿到來時，第二計數單元輸出高電平信號；若輸入信號有第N個上升沿/下降沿到來時，第三計數單元輸出高電平信號，N>M；

所述判別單元在延時判別信號的高電平到來時，采集第二計數單元和第三計數單元的輸出信號，若二者皆為低電平或者皆為高電平，則判別單元輸出低電平信號，判斷該輸入信號為噪聲；若第二計數單元輸出高電平、第三計數單元輸出低電平，則判別單元輸出高電平信號，判斷該輸入信號為協議信號。

在一較佳實施例中：所述第一延遲單元的延遲時間t_set，根據用戶需要自行設置。