[實(shí)用新型]信號速率判別電路

有效

• 申請?zhí)枺?/td>: 201821129665.2
• 申請日: 2018-07-17
• 公開（公告）號: CN208673325U
• 公開（公告）日: 2019-03-29
• 發(fā)明（設(shè)計(jì)）人: 周杰;章可循;潘劍華;葛軍華
• 申請（專利權(quán)）人: 廈門優(yōu)迅高速芯片有限公司
• 主分類號: G06F13/40
• 分類號: G06F13/40
• 代理公司: 廈門市首創(chuàng)君合專利事務(wù)所有限公司 35204
• 代理人: 楊依展;張迪

1.一種信號速率判別電路，其特征在于包括：并行設(shè)置的幅值判決電路和上升沿/下降沿計(jì)數(shù)電路；所述幅值判決電路和上升沿/下降沿計(jì)數(shù)電路分別獨(dú)立判斷輸入信號的幅值和上升沿/下降沿的個(gè)數(shù)；若兩者同時(shí)/任一滿足預(yù)設(shè)條件，則判斷輸入信號為協(xié)議信號；

所述上升沿/下降沿計(jì)數(shù)電路包括第一計(jì)數(shù)單元、第二計(jì)數(shù)單元和第三計(jì)數(shù)單元，其輸入端分別與輸入信號DIN連接；當(dāng)輸入信號的第一個(gè)上升沿/下降沿到來時(shí)，第一計(jì)數(shù)單元輸出高電平信號；

所述第一計(jì)數(shù)單元輸出的高電平信號經(jīng)過第一延遲單元后形成延時(shí)判別信號，并輸入判別單元；所述第二計(jì)數(shù)單元、第三計(jì)數(shù)單元輸出的信號也輸入所述判別單元；在延遲時(shí)間t_set內(nèi)，若輸入信號有第M個(gè)上升沿/下降沿到來時(shí)，第二計(jì)數(shù)單元輸出高電平信號；若輸入信號有第N個(gè)上升沿/下降沿到來時(shí)，第三計(jì)數(shù)單元輸出高電平信號，N>M；

所述判別單元在延時(shí)判別信號的高電平到來時(shí)，采集第二計(jì)數(shù)單元和第三計(jì)數(shù)單元的輸出信號，若二者皆為低電平或者皆為高電平，則判別單元輸出低電平信號，判斷該輸入信號為噪聲；若第二計(jì)數(shù)單元輸出高電平、第三計(jì)數(shù)單元輸出低電平，則判別單元輸出高電平信號，判斷該輸入信號為協(xié)議信號。

2.根據(jù)權(quán)利要求1所述的一種信號速率判別電路，其特征在于：所述第一延遲單元的延遲時(shí)間t_set，根據(jù)用戶需要自行設(shè)置。

3.根據(jù)權(quán)利要求1所述的一種信號速率判別電路，其特征在于：當(dāng)所述判別單元輸出低電平信號時(shí)，所述延時(shí)判別信號經(jīng)過第二延遲單元再延時(shí)一定時(shí)間后，形成一復(fù)位觸發(fā)信號；當(dāng)復(fù)位觸發(fā)信號的高電平到來時(shí)，復(fù)位反饋單元生成一低電平的復(fù)位反饋信號。

4.根據(jù)權(quán)利要求3所述的一種信號速率判別電路，其特征在于：所述復(fù)位反饋信號經(jīng)過第三延遲單元再延遲一定時(shí)間后，形成低電平的復(fù)位信號，所述復(fù)位信號將所有的輸出信號復(fù)位至低電平狀態(tài)。