[實(shí)用新型]半導(dǎo)體存儲器電容孔的制備疊層結(jié)構(gòu)

有效

• 申請?zhí)枺?/td>: 201820970453.0
• 申請日: 2018-06-22
• 公開（公告）號: CN208637425U
• 公開（公告）日: 2019-03-22
• 發(fā)明（設(shè)計(jì)）人: 不公告發(fā)明人
• 申請（專利權(quán)）人: 長鑫存儲技術(shù)有限公司
• 主分類號: H01L27/108
• 分類號: H01L27/108;H01L21/033;H01L21/8242
• 代理公司: 上海光華專利事務(wù)所(普通合伙) 31219
• 代理人: 佟婷婷

本實(shí)用新型提供一種半導(dǎo)體存儲器電容孔的制備疊層結(jié)構(gòu)，包括：半導(dǎo)體基底；電容支撐犧牲結(jié)構(gòu)層；硬掩膜消耗層，位于電容支撐犧牲結(jié)構(gòu)層表面；雙圖案整合層，位于硬掩膜消耗層表面；圖形轉(zhuǎn)移層，位于雙圖案整合層上，包括若干個(gè)沿第一方向平行間隔排布的第一間距倍增單元及若干個(gè)沿第二方向平行間隔排布的第二間距倍增單元，第二方向與第一方向之間具有相交角度，相鄰第一間距倍增單元之間產(chǎn)生一第一間距，相鄰第二間距倍增單元之間產(chǎn)生一第二間距。本實(shí)用新型利用兩個(gè)方向分別形成側(cè)壁層進(jìn)行圖形加倍，改進(jìn)器件結(jié)構(gòu)中特征尺寸的界定，解決大小孔洞的問題，并通過刻蝕過程中雙圖案整合層的改進(jìn)，提高圖形精準(zhǔn)度，對結(jié)構(gòu)層進(jìn)行改進(jìn)，提高良率。

技術(shù)領(lǐng)域

本實(shí)用新型屬于半導(dǎo)體器件制造技術(shù)領(lǐng)域，特別是涉及一種半導(dǎo)體存儲器電容孔的制備疊層結(jié)構(gòu)。

背景技術(shù)

動態(tài)隨機(jī)存儲器(Dynamic Random Access Memory，簡稱：DRAM)是計(jì)算機(jī)中常用的半導(dǎo)體存儲器件，由許多重復(fù)的存儲單元組成。每個(gè)存儲單元通常包括電容器和晶體管；晶體管的柵極與字線相連、晶體管的漏極/源極與位線相連、晶體管的源極/漏極與電容器相連；字線上的電壓信號能夠控制晶體管的打開或關(guān)閉，進(jìn)而通過位線讀取存儲在電容器中的數(shù)據(jù)信息，或者通過位線將數(shù)據(jù)信息寫入到電容器中進(jìn)行存儲。

隨著半導(dǎo)體行業(yè)的發(fā)展，許多因素(包含現(xiàn)代電子設(shè)備中對提高的便攜性、計(jì)算能力、存儲容量以及能量效率的需求)，集成電路的尺寸不斷減小。為了有助于此尺寸減小，繼續(xù)研究減小集成電路的組成特性的尺寸的方法，上述組成特征的實(shí)例包含電容器、電觸點(diǎn)、互連線以及其它電氣裝置等。減小特征尺寸的趨勢在存儲器電路或裝置中是非常明顯的，其中，存儲器電路或裝置例如是動態(tài)隨機(jī)存儲器(DRAM)或靜態(tài)隨機(jī)存儲器(SRAM)等。

對不斷減小特征尺寸的需求越來越高，相應(yīng)對用于形成所述特征的技術(shù)提出要求也越來越高，另外，間距的概念可用于描述這些特征的尺寸，間距是兩個(gè)相鄰特征中的相同的點(diǎn)之間的距離。目前，某些光致抗蝕劑材料僅對某些波長做出反應(yīng)，可使用的一種常見波長范圍是紫外線(UV)范圍，因?yàn)樵S多光致抗蝕劑材料選擇性的對特定波長做出反應(yīng)，所以光刻技術(shù)每一者都具有最小間距，然而，在在所述最小間距以下，特定的光刻技術(shù)不能可靠的形成特征，此最小間距通常由可與所述一起使用的光波長來確定，因此，光刻技術(shù)的最小間距可能限制特征尺寸減小。因此，需要減小集成電路的尺寸并增加計(jì)算機(jī)芯片上的電氣裝置陣列的可操作密度，需要提供形成較小特征的改進(jìn)方法、用于增加特征密度的改進(jìn)的方法、將產(chǎn)生更高效陣列的方法以及將在不損害特征分辨度的情況下提供更緊湊陣列的技術(shù)。

因此，如何提供一種半導(dǎo)體存儲器電容孔的制備疊層結(jié)構(gòu)，以解決現(xiàn)有技術(shù)中的上述問題實(shí)屬必要。

實(shí)用新型內(nèi)容

鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本實(shí)用新型的目的在于提供一種半導(dǎo)體存儲器電容孔的制備疊層結(jié)構(gòu)，用于解決現(xiàn)有技術(shù)中的尺寸微縮的半導(dǎo)體結(jié)構(gòu)難以制備、尺寸不均勻圖形不精準(zhǔn)以及存在側(cè)壁特征尺寸大小洞等問題。

為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本實(shí)用新型提供一種半導(dǎo)體存儲器電容孔的制備疊層結(jié)構(gòu)，包括：

半導(dǎo)體基底；

電容支撐犧牲結(jié)構(gòu)層，包括刻蝕阻擋層以及位于所述刻蝕阻擋層上的至少一層介質(zhì)犧牲層及至少一層支撐層，且所述刻蝕阻擋層位于所述半導(dǎo)體基底的表面；

硬掩膜消耗層，位于所述電容支撐犧牲結(jié)構(gòu)層表面；

雙圖案整合層，位于所述硬掩膜消耗層表面；以及

圖形轉(zhuǎn)移層，位于所述雙圖案整合層上，包括若干個(gè)沿第一方向平行間隔排布的第一間距倍增單元以及若干個(gè)沿第二方向平行間隔排布且與所述第一間距倍增單元相連的第二間距倍增單元，所述第二方向與所述第一方向之間具有一相交角度，且相鄰所述第一間距倍增單元之間產(chǎn)生一第一間距，相鄰所述第二間距倍增單元之間產(chǎn)生一第二間距，所述第一間距和所述第二間距皆由個(gè)別間隔犧牲層的厚度定義。