[實用新型]半導體存儲器電容孔的制備疊層結構

有效

• 申請號: 201820970453.0
• 申請日: 2018-06-22
• 公開（公告）號: CN208637425U
• 公開（公告）日: 2019-03-22
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L27/108
• 分類號: H01L27/108;H01L21/033;H01L21/8242
• 代理公司: 上海光華專利事務所(普通合伙) 31219
• 代理人: 佟婷婷

1.一種半導體存儲器電容孔的制備疊層結構，其特征在于，包括：

半導體基底；

電容支撐犧牲結構層，所述電容支撐犧牲結構層包括刻蝕阻擋層以及位于所述刻蝕阻擋層上的至少一層介質犧牲層及至少一層支撐層，且所述刻蝕阻擋層位于所述半導體基底的表面；

硬掩膜消耗層，位于所述電容支撐犧牲結構層表面；

雙圖案整合層，位于所述硬掩膜消耗層表面；以及

圖形轉移層，位于所述雙圖案整合層上，包括若干個沿第一方向平行間隔排布的第一間距倍增單元以及若干個沿第二方向平行間隔排布且與所述第一間距倍增單元相連的第二間距倍增單元，所述第二方向與所述第一方向之間具有一相交角度，且相鄰所述第一間距倍增單元之間產生一第一間距，相鄰所述第二間距倍增單元之間產生一第二間距，所述第一間距和所述第二間距皆由個別間隔犧牲層的厚度定義。

2.根據權利要求1所述的半導體存儲器電容孔的制備疊層結構，其特征在于，還包括一第一圖形掩膜復制層，用于形成所述第一間距倍增單元，其中，所述第一圖形掩膜復制層包括若干個平行間隔排布的第一圖案單元以及若干個位于相鄰所述第一圖案單元之間的第二圖案單元，所述第二圖案單元包括第一底部沉積層及位于所述第一底部沉積層上的第一頂部沉積層，且相鄰所述第一圖案單元與所述第二圖案單元之間的間距與所述第一底部沉積層的厚度概呈相同。

3.根據權利要求1所述的半導體存儲器電容孔的制備疊層結構，其特征在于，還包括一第二圖形掩膜復制層，用于形成所述第二間距倍增單元，其中，所述第二圖形掩膜復制層包括若干個平行間隔排布的第三圖案單元以及若干個位于相鄰所述第三圖案單元之間的第四圖案單元，所述第四圖案單元包括第二底部沉積層及位于所述第二底部沉積層上的第二頂部沉積層，且相鄰所述第三圖案單元與所述第四圖案單元之間的間距與所述第二底部沉積層的厚度概呈相同。

4.根據權利要求1所述的半導體存儲器電容孔的制備疊層結構，其特征在于，所述介質犧牲層包括第一介質犧牲層、第二介質犧牲層及第三介質犧牲層，所述支撐層包括第一支撐層及第二支撐層，其中，所述第一介質犧牲層、所述第二介質犧牲層、所述第一支撐層、所述第三介質犧牲層及所述第二支撐層自下而上依次疊置。

5.根據權利要求1所述的半導體存儲器電容孔的制備疊層結構，其特征在于，所述相交角度包括60°；所述第一間距倍增單元呈等間距平行間隔排布，所述第二間距倍增單元呈等間距平行間隔排布；所述第一間距倍增單元的寬度與所述第二間距倍增單元的寬度相等；所述第一間距與所述第二間距的寬度相等。

6.根據權利要求1～5中任意一項所述的半導體存儲器電容孔的制備疊層結構，其特征在于，所述雙圖案整合層自下而上依次包括第一墊層、第二墊層、第三墊層以及第四墊層。

7.根據權利要求6所述的半導體存儲器電容孔的制備疊層結構，其特征在于，所述第一墊層選自于氧化硅層及正硅酸乙酯(TEOS)層中的任意一種，所述第二墊層選自于非晶硅層、氮氧化硅層及氮化硅層中的任意一種，所述第三墊層選自于氧化硅層及正硅酸乙酯(TEOS)層中的任意一種，所述第四墊層選自于非晶硅層、氮氧化硅層及氮化硅層中的任意一種。

8.根據權利要求6所述的半導體存儲器電容孔的制備疊層結構，其特征在于，還包括一圖形轉移硬掩膜層，用于轉移圖形形成所述第一間距倍增單元及所述第二間距倍增單元中的至少一種，其中，所述圖形轉移硬掩膜層包括可灰化硬掩膜層(AHM)及類金剛石薄膜層(DLC)中的至少一種。

9.根據權利要求1所述的半導體存儲器電容孔的制備疊層結構，其特征在于，所述電容支撐犧牲結構層具有若干個均勻間隔排布的半導體存儲器電容孔。