[實用新型]半導體結構

有效

• 申請號: 201820957933.3
• 申請日: 2018-06-21
• 公開（公告）號: CN208298830U
• 公開（公告）日: 2018-12-28
• 發明（設計）人: 楊號號;王恩博;張勇;陶謙;胡禺石;呂震宇;盧峰
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/1157
• 分類號: H01L27/1157;H01L27/115
• 代理公司: 上海盈盛知識產權代理事務所(普通合伙) 31294
• 代理人: 董琳

本實用新型涉及一種半導體結構，所述半導體結構包括：基底，所述基底包括第一堆疊結構、貫穿所述第一堆疊結構的第一溝道孔結構，所述第一溝道孔結構頂部還形成有半導體層和位于所述半導體層上的凹槽；位于所述基底表面的第二堆疊結構；貫穿所述第二堆疊結構到達所述凹槽的第二溝道孔；位于所述第二溝道孔側壁和所述凹槽內壁的第二功能側墻；位于所述第二功能側墻表面和所述第二功能側墻未覆蓋的所述半導體層表面的第二溝道層。上述半導體結構的性能較高。

技術領域

本實用新型涉及半導體技術領域，尤其涉及一種半導體結構。

背景技術

近年來，閃存(Flash Memory)存儲器的發展尤為迅速。閃存存儲器的主要特點是在不加電的情況下能長期保持存儲的信息，且具有集成度高、存取速度快、易于擦除和重寫等優點，因而在微機、自動化控制等多項領域得到了廣泛的應用。為了進一步提高閃存存儲器的位密度(Bit Density)，同時減少位成本 (Bit Cost)，三維的閃存存儲器(3D NAND)技術得到了迅速發展。

為了進一步提高3D NAND閃存結構的位密度，雙層或多層的溝道孔結構得到應用，多層的溝道孔結構之間通過位于上下層溝道孔結構之間的半導體層，例如多晶硅層，進行電流傳輸，而所述半導體層在刻蝕上層溝道孔時表面容易產生缺陷，導致半導體層表面的電流傳輸效果受到影響，從而影響產品的良率，導致產品的可靠性下降。

如何提高具有多層溝道孔結構的3D NAND閃存結構的性能，是目前亟待解決的問題。

實用新型內容

本實用新型所要解決的技術問題是，提供一種半導體結構，以提高3D NAND閃存結構的性能。

為了解決上述問題，本實用新型的技術方案提供一種半導體結構，包括：基底，所述基底包括第一堆疊結構、貫穿所述第一堆疊結構的第一溝道孔結構，所述第一溝道孔結構頂部還形成有半導體層和位于所述半導體層上的凹槽；位于所述基底表面的第二堆疊結構；貫穿所述第二堆疊結構到達所述凹槽的第二溝道孔；位于所述第二溝道孔側壁和所述凹槽側壁的第二功能側墻；位于所述第二功能側墻表面和所述第二功能側墻未覆蓋的所述半導體層表面的第二溝道層。

可選的，還包括：形成于所述第二功能側墻和所述半導體層之間的氧化層。

可選的，所述氧化層為干氧氧化層、濕氧氧化層或沉積氧化層。

可選的，所述氧化層的厚度為2nm～10nm。

可選的，所述氧化層的材料為氧化硅。

可選的，所述半導體層的厚度為10nm～40nm。

可選的，所述第一溝道孔結構包括第一溝道孔、位于所述第一溝道孔側壁表面的第一功能側墻，位于所述第一功能側墻表面、第一溝道孔底部表面的第一溝道層以及位于所述第一溝道層表面填充滿所述第一溝道孔的第一溝道介質層；所述第二溝道孔寬度小于所述第一溝道孔寬度。

可選的，還包括位于所述第二溝道層表面且填充滿所述第二溝道孔的第二溝道介質層。

本實用新型的半導體結構的半導體層的表面缺陷較少，具有較高的質量，提高所述半導體層表面的電流傳輸效率，進而提高產品的可靠性和良率。

附圖說明

圖1至圖8為本實用新型一具體實施方式的半導體結構的形成過程的結構示意圖。

具體實施方式

下面結合附圖對本實用新型提供的半導體結構及其形成方法的具體實施方式做詳細說明。

請參考圖1至圖8本實用新型的具體實施方式還提供一種半導體結構的形成方法。