[實用新型]一種適用于巨磁阻傳感器芯片一體化設計的基準電壓源電路

有效

• 申請號: 201820939862.4
• 申請日: 2018-06-15
• 公開（公告）號: CN208207638U
• 公開（公告）日: 2018-12-07
• 發明（設計）人: 李仲秋;賀瑛;羅德凌
• 申請（專利權）人: 長沙航空職業技術學院
• 主分類號: G05F3/26
• 分類號: G05F3/26
• 代理公司: 長沙七源專利代理事務所(普通合伙) 43214
• 代理人: 鄭雋;吳婷

1.一種適用于巨磁阻傳感器芯片一體化設計的基準電壓源電路，包括啟動電路(1)和電壓產生電路(2)，所述啟動電路(1)與電壓產生電路(2)連接，其特征在于：所述電壓產生電路(2)包括晶體管T4、T5、T6、T7、T8、T9、T10、T11、T12、T13、T14、三極管Q1、Q2、Q3和電阻R3、R4，所述晶體管T4和晶體管T5的源極均與電源VDD端連接，所述晶體管T4的柵極和晶體管T5的柵極連接，并且與啟動電路(1)連接，所述晶體管T4的漏極與晶體管T6源極連接，所述晶體管T5的漏極與晶體管T7源極連接，所述晶體管T6的柵極與晶體管T7的柵極連接，并與晶體管T7的漏極連接，所述晶體管T6的漏極與晶體管T8的源極連接，所述晶體管T7的漏極與晶體管T9的源極連接，所述晶體管T8的柵極與晶體管T9的柵極連接，并與啟動電路(1)連接，所述晶體管T8的漏極與晶體管T10的源極連接，所述晶體管T9的漏極與晶體管T11的源極連接，所述晶體管T10的柵極與晶體管T11的柵極連接，并與晶體管T10的源極連接，所述晶體管T10的漏極與三極管Q1的集電極連接，所述晶體管T11的漏極經電阻R3與三極管Q2的集電極連接，所述三極管Q1的基極和發射極均與啟動電路(1)連接，所述三極管Q2的基極和發射極均與啟動電路(1)連接，所述晶體管T12的源極與電源VDD端連接，所述晶體管T12柵極與晶體管T4和晶體管T5的柵極連接，并且與啟動電路(1)連接，所述晶體管T12漏極與晶體管T13的源極連接，所述晶體管T13的柵極與晶體管T6與晶體管T7的柵極連接，所述晶體管T13的漏極與晶體管T14的源極和柵極連接，所述晶體管T14漏極與經電阻R4與三極管Q3集電極連接，所述三極管Q3的基極和發射極均與啟動電路(1)連接。

2.根據權利要求1所述的一種適用于巨磁阻傳感器芯片一體化設計的基準電壓源電路，其特征在于：所述啟動電路(1)包括晶體管T1、T2、T3、電阻R1、R2，所述晶體管T1、T2、T3的源極均與電源VDD端連接，所述晶體管T1的柵極均與晶體管T4的柵極、晶體管T5和晶體管T12的柵極連接，所述晶體管T2的柵極和晶體管T3的柵極連接，并且與晶體管T2的漏極連接，所述晶體管T2的漏極與晶體管T1漏極連接，且與電阻R1一端連接，所述晶體管T3漏極經電阻R2與晶體管T8和晶體管T9的柵極連接，所述電阻R1的另一端均與三極管Q1、Q2、Q3的基極和發射極連接。

3.根據權利要求2所述的一種適用于巨磁阻傳感器芯片一體化設計的基準電壓源電路，其特征在于：所述晶體管T2、T3均為高壓非對稱PMOS管。

4.根據權利要求3所述的一種適用于巨磁阻傳感器芯片一體化設計的基準電壓源電路，其特征在于：所述三極管Q1、Q2、Q3使用PNP型三極管。

5.根據權利要求4所述的一種適用于巨磁阻傳感器芯片一體化設計的基準電壓源電路，其特征在于：所述晶體管T4、T5、T6、T7、T8、T9、T10、T11、T12、T13、T14均使用PMOS管，使用型號為FDN304P的PMOS管。