[實用新型]一種半導體芯片封裝結構

有效

• 申請號: 201820601704.8
• 申請日: 2018-04-25
• 公開（公告）號: CN209045531U
• 公開（公告）日: 2019-06-28
• 發明（設計）人: 周輝星
• 申請（專利權）人: PEP創新私人有限公司
• 主分類號: H01L23/31
• 分類號: H01L23/31;H01L23/498
• 代理公司: 北京智信四方知識產權代理有限公司 11519
• 代理人: 宋海龍

本公開公開了一種半導體芯片封裝結構，其包括：半導體芯片；布線基板，其具有由至少一個跡線和/或焊墊構成的布線圖形；再布線結構，用于引出所述半導體芯片正面的焊墊，所述再布線結構的至少一部分分布在所述布線基板上；包封結構，用于包封所述半導體芯片、布線基板和再布線結構。本公開的布線基板包括有例如復雜多電路設計這樣的特征，這些特征都可以被嵌入到組裝的封裝結構中，從而可提高整個封裝結構的性能，使得半導體芯片和路由電路之間的相互連接成為內部結構，從而縮短了電路路徑。

本公開要求2017年9月15日在新加坡提出的No.10201707613W的專利申請的優先權，在此以引用的方式并入其全文。

技術領域

本公開涉及半導體芯片封裝領域，特別涉及一種半導體芯片封裝結構。

背景技術

隨著半導體技術的發展，芯片的尺寸越來越小，芯片表面的I/O引腳密度也越來越高，扇出型封裝應運而生，扇出型封裝將芯片高密度的I/O 引腳扇出為低密度的封裝引腳。

現有的扇出型封裝方法主要包括：提供載板，在載板上設置粘接層，將芯片的正面貼裝到粘結層上，將芯片進行塑封，之后剝離粘接層和載板，在芯片的正面形成再布線層、植入焊接球、切割。

這種傳統的扇出型封裝方法，由于需要在粘貼芯片之后再布線，且板級封裝需要一次性處理多層高密度布線，因而封裝工藝難管控會影響封裝后的良率；為了實現芯片封裝的小型化，再布線層中會存在以高密度形成的微細布線圖形，微細布線圖形容易在布線層產生斷路或短路問題；此外，如果芯片內部電路結構復雜，則需要在半導體芯片正面形成比較密集的布線，由此會產生因為半導體芯片表面積太小而導致布線困難，另外由于布線過于密集容易導致布線失敗而造成產品的成品率低，這種情況下產品在使用過程中也容易損壞。

實用新型內容

(一)要解決的技術問題

為了克服現有技術存在的上述缺陷，本公開提出了一種半導體芯片封裝結構。

根據本公開的一個方面，提出一種半導體芯片封裝結構，其包括：半導體芯片；布線基板，其具有由至少一個跡線和/或焊墊構成的布線圖形；再布線結構，用于引出所述半導體芯片正面的焊墊，所述再布線結構的至少一部分分布在所述布線基板上；包封結構，用于包封所述半導體芯片、布線基板和再布線結構。

根據本公開的另一方面，還提出一種半導體芯片封裝結構，包括：第一芯片封裝結構；至少一個第二芯片封裝結構，所述第二芯片封裝結構包括封裝好的芯片以及用于引出所述芯片正面的焊墊的再布線結構；其中，至少一個所述第二芯片封裝結構的再布線結構與至少一個所述第一芯片封裝結構的布線基板的連接層電連接。

(三)有益效果

本公開公開的半導體芯片封裝結構中，由于設置有布線基板，可以將需要在待封裝半導體芯片正面完成的布線轉移到布線基板上進行，布線基板的尺寸與板級封裝過程中使用的載板面積相同，其上包括有例如復雜多電路設計這樣的特征，這些特征都可以被嵌入到組裝的封裝結構中，從而可提高整個封裝結構的性能，使得半導體芯片和路由電路(routing circuit) 之間的相互連接成為內部結構，從而縮短了電路路徑；此外，進一步的，將再布線層中的細微布線轉移到布線基板上進行，減小了再布線層的斷路或短路的概率，同時可減少再布線層的層數，實現封裝的小型化的目的；進一步的，提供預成型的布線基板，可先行測試再封裝，可標記具有缺陷的單元，確保已知不良單元未被使用，適用于復雜度高、整合密度高的封裝制程，不僅能提升封裝制程體良率，更能有效地進一步減少無謂的制作材料成本。

附圖說明

圖1是形成本公開的半導體芯片封裝結構的流程圖；

圖2是根據本公開第一載板的截面圖；

圖3是根據本公開在第一載板上貼裝粘接層后的截面圖；