[實用新型]高頻同步系統及包含其的同步加速器設備

有效

• 申請號: 201820198511.2
• 申請日: 2018-02-05
• 公開（公告）號: CN207835897U
• 公開（公告）日: 2018-09-07
• 發明（設計）人: 楊建成;申國棟;夏佳文;倪發福;王彥瑜;許哲;殷達鈺;高大慶;上官靖斌;盛麗娜;叢巖
• 申請（專利權）人: 中國科學院近代物理研究所
• 主分類號: H05H13/04
• 分類號: H05H13/04
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 張宇園

本實用新型提供一種高頻同步系統，包括：前級加速器過零比較電路，配置為輸入前級加速器的高頻波形信號，輸出過零比較后的前級加速器的零相位；后級加速器過零比較電路，配置為輸入后級加速器的高頻波形信號，輸出過零比較后的后級加速器的零相位；主控制器FPGA，輸入前級加速器的零相位和后級加速器的零相位，還輸入事例觸發信號，配置為分別輸出延時后的符合信號至前級加速器和后級加速器的沖擊磁鐵(Kicker)電源控制器。通過該時鐘同步，兩同步加速器的周長可以為任意比例，并且注入堆積次數可以大于周長比，獲得更高的流強增益。

技術領域

本實用新型設計同步加速器領域，進一步涉及一種同步加速器之間的高頻同步系統。

背景技術

為了獲得更高的能量，同步加速器常采用級聯的方式，將前級同步加速器中的加速完成的束團引出，注入的后級同步加速器中繼續加速。在這個束團轉移過程中，需要同時滿足兩個條件：1.前級同步加速器引出元件動作時刻為引出所需高頻相位；2.后級同步加速器注入元件動作時刻為注入所需高頻相位。常規的做法是，兩個同步加速器的周長設計為簡單整數比，用同一晶體振蕩器同步兩個同步加速器的時鐘。該同步方式最大的缺點是：兩個同步加速器的周長比為簡單整數，限制了同步加速器設計的靈活性；后級同步加速器流強增益不能超過周長比。

同步加速器之間束團轉移的過程中，需要同時滿足前級同步加速器引出相位和后級同步加速器注入相位，傳統的方案是兩個同步加速器用同一個晶體振蕩器作為時鐘，這樣造成的結果是兩個同步加速器設計過程中需要將周長設置為簡單整數比，極大的限制了同步環設計的靈活性，另外后級加速器注入堆積次數小于等于該周長比，流強增益低。

實用新型內容

(一)要解決的技術問題

有鑒于此，本實用新型的目的在于提供一種高頻同步系統及包含其的同步加速器設備，以至少部分解決以上所述的技術問題。

(二)技術方案

根據本實用新型的一方面，提供一種高頻同步系統，包括：前級加速器過零比較電路，配置為輸入前級加速器的高頻波形信號，輸出過零比較后的前級加速器的零相位；后級加速器過零比較電路，配置為輸入后級加速器的高頻波形信號，輸出過零比較后的后級加速器的零相位；主控制器FPGA，輸入前級加速器的零相位和后級加速器的零相位，還輸入事例觸發信號，配置為分別輸出延時后的符合信號至前級加速器和后級加速器的沖擊磁鐵(Kicker)電源控制器。

在進一步的實施方案中，還包括輔助控制器，與所述主控制器FPGA耦接，用于主控制器FPGA與連接至輔助控制器的其他設備進行通信。

在進一步的實施方案中，所述輔助控制器配置為連接一上位機，用于將采集的主控制器FPGA的信號傳送至上位機，還用于將上位機下發的參數傳遞給FPGA。

在進一步的實施方案中，所述主控制器FPGA獲取符合信號包括：捕獲后級同步加速器高頻波形零相位后，經過延時，打開捕獲窗口，如果該時間段內能捕獲到前級同步加速器高頻波形零相位信號，并且事例觸發信號存在，則輸出符合信號。

根據本實用新型的再一方面，提供一種高頻同步系統，包括：

主控制器FPGA，配置為輸入前級加速器的零相位和后級加速器的零相位，輸入事例觸發信號，還配置為分別輸出延時后的符合信號至前級加速器和后級加速器；輔助控制器，與所述主控制器耦接，還配置為連接一上位機，配置為使主控制器FPGA與所述上位機通信。

根據本實用新型的又一方面，提供一種同步加速器設備，包括：

前級加速器和后級加速器，所述前級同步加速器中加速完成的束團引出，注入后級同步加速器；

和以上任一種的高頻同步系統。

根據本實用新型的再一方面，提供一種同步加速器設備，包括：